4.1 防護電路之設計概念

　　靜電放電防護電路(ESD protection circuits)是積體電路

上專門用來做靜電放電防護之用，此靜電放電防護電路提

供了ESD電流路徑，以免ESD放電時，靜電電流流入IC內

部電路而造成損傷。人體放電模式(HBM)與機器放電模式

(MM)之ESD來自外界，所以ESD防護電路都是做在銲墊

PAD的旁邊。在輸出PAD，其輸出級大尺寸的PMOS及

NMOS元件本身便可當做ESD防謢元件來用，但是其佈局

方式必須遵守Design Rules中有關ESD佈局方面的規定。在

輸入PAD，因CMOS積體電路的輸入PAD一般都是連接到

MOS元件的閘極(gate)，閘極氧化層是容易被ESD所打穿，

因此在輸入墊的旁邊會做一組ESD防護電路來保護輸入級

的元件。在VDD pad與VSS pad的旁邊也要做ESD防護電路

，因為VDD與VSS腳之間也可能遭受ESD的放電。

　　ESD防護電路的安排必須全方位地考慮到ESD測試的

各種組合，因為一顆IC的ESD failure threshold是看整顆IC所

有腳中，在各種測試模式下，最低之ESD耐壓值為該顆IC

的ESD failure threshold。因此，一個全晶片ESD防護電路的

安排要如圖4.1-1所示。在圖4.1-1中，Input pad與Output pad

要具有防護PS，NS，PD，及ND四種模式的靜電放電，另

外，VDD到VSS也要有ESD防護電路。


圖4.1-1 全方位靜電放電防護電路的安排

　　因ESD防護電路是為了防護ESD而加入的，故在積體

電路正常操作情形下，該ESD防護電路是不動作的，因此

在加入ESD防護電路於積體電路中之時，必需要考慮到表

4.1-1所列舉之注意事項。其中，在設計上除了要能符合積

體電路所要求的ESD防護能力之外，也要儘可能地降低因

為加上該ESD防護電路而增加的成本，例如佈局面積的增

大或者製造步驟的增加等。

表4.1-1 CMOS積體電路晶片上靜電放電防護電路的設計考量
1 To provide ESD protection with efficient discharging paths to bypass any ESD stress.
2 To protect themselves against ESD damages with some degree of robustness during ESD stress.
3 To pass normal I/O signals and remain inactive when the IC is in the normal operating condition.
4 To cause acceptable I/O signal delays ( as small as possible) because the ESD protection circuits are added around the I/O pads.
5 To offer high ESD protection capability within small layout area.
6 To maintain high latchup immunity of CMOS IC’s.
7 To fabricate the ESD protection circuits without adding extra steps or masks into the CMOS process.
　　另外，在一些前人設計的ESD防護電路中，尤其是在

Input pad，其ESD防護電路只安排在Input pad與VSS之間，

Input pad到VDD之間沒有安排ESD防護電路，如圖4.1-2所

示。


圖4.1-2 異常靜電放電損傷積體電路內部電路的示意圖

　　當ND模式的ESD放電發生時，此負的ESD電壓會先經

由Input到VSS之間的ESD防護電路跑到VSS電源線上，沿

著VSS電源線流向VDD與VSS之間的ESD防護電路，再經

由此VDD與VSS之間的ESD防護電路轉到VDD電源線上，

最後由VDD pad流出此IC。

　　ND模式的靜電放電在圖4.1-2中是藉由Input到VSS以

及VDD與VSS之間的ESD防護電路來旁通ESD電流。有些

人抄到了Input到VSS之間的ESD防謢電路，卻忘了加上

VDD與VSS之間的ESD防護電路，這時在ND模式ESD測試

組合之下，積體電路的內部電路常常先被ESD放電電流所

損壞，但是在Input pad上的ESD防護電路確毫髮未傷，這

種內部電路損傷無法自Input pad的I-V變化觀測得到，必須

再經由IC功能測試分析才會發現。隨著晶片的尺寸越做越

大，環繞整個晶片的VDD與VSS電源線也越拉越長，寄生

的電容電阻效應便會顯現出來，當IC的佈局造成電源線的

雜散電容電阻效應如圖4.1-2所示時(Rss, Rdd, C)，這些雜

散電阻電容會延遲ESD電流經由VDD與VSS之間的ESD防

護電路旁通而過。這時，來不及渲洩的ESD電流便會藉著

電源線的相連接而進入到IC內部電路中，IC的內部電路在

佈局上一般都以最小尺寸來做，也不會考慮ESD的佈局方

式，因此IC內部電路更易被此種ESD電流所損傷。因此，

會造成異常的ESD損傷現象，也就是在I/O pad上的ESD防

護電路都好好的，但內部電路已死得很難看，這種內部損

傷是無法從單一輸入腳或輸出腳的I-V變化看得出來的。

　　因此，當晶片尺寸(die size)較大時，Input pad的ESD防

護電路就必須要如圖4.1-1所示，在Input pad與VDD之間也

要提供ESD防護電路來直接旁通ESD電流，而不要只藉由

VDD與VSS之間的ESD防護電路來間接放電。有關高效率

的VDD與VSS之間的ESD防護電路設計，在第七章有詳細

介紹。