圖6.2-1
目前發展出兩種製程技術以應用於量產製程中。
左半邊的是次微米製程下的標準元件結構，擁有LDD的汲
極(Drain)及源極(Source)，此LDD是用來減低MOS之汲極端
在通道(channel)下的電場強度分佈，以克服因熱載子效應(
Hot carrier effect)所造成的I-V特性因使長時間用而漂移的問
題。但這個LDD結構做在MOS元件通道(channel)的兩端，
LDD的深度(junction depth)只有約0.02μm，這等效在汲極與
源極的兩端形成了兩個"尖端"，ESD放電作用類似於雷擊，
"尖端放電"的現象便容易發生在LDD這個尖端結構上，當這
種LDD元件用於輸出級(output buffer)，NMOS元件很容易便
被ESD所破壞，即使NMOS元件在輸出設計中擁有很大的尺
寸(W/L)，其ESD防護能力在HBM測試下仍常低於1000伏特
。
，製程上便發展出ESD-Implant Process，其概念乃是在同一
CMOS製程中，做出兩種不同的NMOS元件，一種是給內
部電路用，具有LDD結構的NMOS元件，另一種是給I/O(
輸入/輸出)用，但不具有LDD結構的NMOS元件。要把這兩
種元件結構合併在同一製程中，便需要在原先的製程中再
加入一層ESD-Implant用的Mask(光罩)，利用此ESD-Implant
Mask再加上一些額外的製程處理步驟，便可在同一製程中
做出不同的NMOS元件。由於用ESD-Implant Mask做出的元
件不具有LDD的結構，其結構像傳統long-channel的製程所
做出的元件，故其像早期的NMOS元件一樣，能擁有較高
的ESD防護能力。利用ESD-Implant Process做出來的NMOS
元件擁有較深的接面深度(Junction Depth)，故其會有較嚴
重的橫向擴散作用，這導致利用ESD-Implant Process做的
NMOS元件不能用太短的channel length(L)。例如，在一
0.6μm的CMOS製程下，ESD-Implant Process的NMOS元件
最小通道長度L是1.4μm。
另外，用ESD-Implant Process做的NMOS元件與LDD結
構的NMOS元件不同，故需要額外的處理及設計來抽取這
種ESD-Implant NMOS元件的SPICE參數，以利電路模擬與
設計工作的進行。雖然ESD-Implant的NMOS元件會增加製
程處理上的步驟，增加通道長度L，增加元件參數抽取上
的處理，但這些成本上的增加卻可換來CMOS IC在ESD防
護能力上的有效提昇。例如圖6.2-1所示，在相同channel
width (W=300μm)情形下，LDD結構的NMOS元件，其ESD
防護能力只有約1000V(HBM)；但ESD-Implant的NMOS元
件，其ESD防護能力可提昇到4000V。
此外，有另一種ESD-Implant的做法，如圖6.2-2所示，
把一濃摻雜濃度硼(P型)打入在contact正下方N型diffusion與
P-substrate接觸面之間，以降低該接面的崩潰電壓，例如
在一0.35微米的製程中，可把原先約~8V的接面崩潰電壓
降低到約 ~6V。因為該接面具有較低的崩潰電壓，當靜電
放電出現在該NMOS元件的汲極(drain)時，靜電放電電流
便會先由該低崩潰電壓的接面放電，因此該NMOS元件汲
極端的LDD結構不會因靜電尖端放電的現象而先被靜電損
傷。利用這種做法，NMOS元件仍可保有LDD結構，因此
該NMOS元件仍可使用較短通道的channel length，而且該
NMOS元件的SPICE參數跟其他的NMOS元件相同，除了
接面崩潰電壓之外，不必另外抽取這種ESD-Implant的
NMOS元件的SPICE參數。
源極端的串聯雜散電阻Rd及Rs，在一沒有silicided diffusion
的CMOS製程下，N+ diffusion的阻值約30~40Ω/□，但在有
silicded diffusion的先進製程下，其阻值下降到約1~3Ω/□，
由於擴散層的Sheet Resistance大幅降低，使得MOS元件的操
作速度可以有效地提昇，因而使CMOS技術可以做到更高頻
率的應用。silicided diffusion技術在0.35μm(含)以下的CMOS
製程中已屬於標準配備。
但當有silicided diffusion的MOS元件被用來做輸出級的
元件時，由於其Rd與Rs都很小，ESD電流很容易便經由
PAD傳導到MOS元件的LDD結構，一下子就因LDD做"尖端
放電"而把MOS元件破壞掉，因此在0.35μm製程的MOS元
件，其ESD防護能力更大幅度地下滑，畫製再大尺寸(W/L)
的元件當輸出級也無法有效地提昇其ESD防護能力。為了
提昇輸出級的ESD防護能力，在製程上發展出Silicided-
Diffusion Blocking的製程技術，其概念乃把輸出級用的
NMOS元件中的silicided diffusion去除，使其汲極與源極的
sheet Resistance回復到30~40Ω/□的阻值，因而使MOS元件
具有較高的Rd與Rs，較大的Rd與Rs可以有效地提昇MOS元
件對ESD的防護能力。為了達成上述目的，在製程上需要
多用一層光罩來定義出silicided diffusion blocking的區域，
如圖6.2-3所示。實驗數據顯示，channel width W=300μm
的NMOS元件在silicided diffusion製程下(含LDD結構)，其
HBM的ESD耐壓度低於1000V，但若使用silicided-diffusion
blocking的技術，在相同channel width下(含LDD結構)，其
ESD耐壓度可提昇到約4000V，這顯示了Silicided-diffusion
Blocking Process用在I/O元件上對ESD防護能力的提昇作用
。雖然Silicided-diffusion Blocking技術對ESD防護能力有所
提昇，但除了增加製程複雜度之外，亦會因Silicided-
diffusion的Blocking處理過程而容易造成污染的問題，這會
造成低良率(low yield)的問題，因此在製程處理上需要更精
細的技術控制。
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ESD-Implant技術去掉LDD結構，再用Silicided-diffusion
Blocking技術去除輸出級MOS元件的Silicided diffusion，這
樣更可以大幅提昇CMOS IC輸出級的ESD防護能力，但其
相對地在製程處理上的步驟及製造成本也會增加。
除了利用Silicided-diffusion Blocking技術來去除輸出級
NMOS的silicided diffusion之外，另有一種高明的技巧可達
到相同的功效而不需要用到Silicided-diffusion Blocking的製
程處理。圖6.2-4顯示了這種利用N-well來達到Silicided-
diffusion Blocking的作用。在圖6.2-4中，其汲極(Drain)的N
+ diffusion是斷開的，位於中央中間的N+ diffusion利用
contact連接出去當汲極端，而斷開的區域(Field-oxide區域)
利用N-well結構把這中間的N+ diffusion連接到MOS通道的
汲極N+diffusion去。這N-well的作用等效是個電阻作用，
用來限制ESD放電的瞬間峰值電流；另外在contact下方包
有N-well結構，更可防止因ESD電流造成contact spiking而使
汲極與P-substrate短路的現象。利用這種N-well電阻的作法
，只要在佈局(Layout)時把汲極的N+ diffusion斷開，再畫上
N-well做適當的連接即可達成，不需要用到Silicided-diffusion
Blocking的額外光罩及製程處理程序。利用佈局上控制Field
-Oxide區域的spacing，即可做出不同大小的N-well電阻。這
N-well電阻會影到輸出級的推動能力，但只要稍微加大輸出
級的元件尺寸(W/L)即可適度地回復其正常的推動能力，而
達到實用且省錢的最佳效果。
