6.3 元件上(Device Level)的改進方法

-Voltage Triggering SCR，低電壓觸發矽控整流器)，此

LVTSCR元件在單位佈局面積下具有最高的ESD防護能力。

在CMOS IC的ESD防護能力因製程先進發展而大幅下降的今

日，LVTSCR元件在ESD防護上的角色日益重要，利用這種

特殊元件，CMOS IC的ESD防護能力能夠在只佔用到較小的

佈局面積下即可有效地被大幅提昇，而不需要用到上一節

所述的那些製程上的額外處理。

6.3.1 LVTSCR元件

P-N-P-N四層半導體結構的組成。在圖6.3-1，此四層結構

依序為P+ diffusion、N-well、P-substrate、N+ diffusion。這

個四層結構也就是導致CMOS Latchup(鎖住效應)問題的相

同結構。但在ESD防護能力上，這SCR結構有特殊明顯的

優秀能力，其能在最小的佈局面積下，提供最高的ESD防

護能力。但若只是上述的四層結構，如此的SCR元件其起

始導通電壓等效於CMOS製程下N-well與P-substrate的接面

崩潰電壓。由於N-well具有較低的摻雜濃度，因此其接面

崩潰電壓高達30~50V(依製程而定)，具有如此高的接面崩

潰電壓，使得SCR元件在ESD防護設計上需要再加上第二

級保護電路。這第二級ESD保護電路的目的在提供ESD防

護能力，當SCR元件尚未導通之前。因SCR元件要到30V

才導通，在ESD電壓尚未昇到30V之前，此SCR元件是關

閉的，這時SCR元件所要保護的內部電路可能早就被ESD

電壓所破壞了，因此需要加入第二級保護電路來先保護內

部電路。利用適當的設計，在第二級保護電路未被ESD破

壞之前，SCR元件能夠被觸發導通來排放ESD電流，只要

SCR元件一導通，其低的握住電壓(Holding Voltage)便會拑

制住ESD電壓在很低的電壓準位，因此內部電路可以有效

地被這個SCR元件所保護住。但是第二級保護電路需要正

確的設計才能夠達到上述的目的，另外，這第二級保護電

路會佔用額外的佈局面積，這使得在pad附近的Layout會變

得較複雜。

圖6.3-1

擾，LVTSCR元件在SCR元件結構中結合了一個short-

channel的NMOS元件，其結構圖如圖6.3-2所示。利用一個

NMOS的汲極橫跨做在N-well與P-substrate的接面上，這可

以使SCR元件的起始導通電壓下降到等效於short-channel

NMOS元件的驟回崩潰電壓(snapback breakdown voltage)，

約10~15V左右。這使得LVTSCR元件不需要額外的第二級

ESD防護電路便可以有效地保護內部電路。LVTSCR元件

的導通乃是利用當其內嵌的short-channel NMOS元件發生

驟回崩潰時，引發電流自其汲極流向P-substrate，這會引

起電流自N-well流向P-substrate，也因而觸發了SCR元件的

導通。為了防止LVTSCR元件在CMOS IC正常工作情形下

會被導通，其內含的short-channel NMOS元件之閘極(gate)

必須要連接到地去，以保持該NMOS元件是關閉的。

圖6.3-2

技術下的ESD防護能力得以大幅提昇又不需要額外的製程

處理步驟及光罩，但其缺點是不容易設計，要有一定的經

驗才能夠充份發揮這個原本是缺點(造成CMOS Latchup問

題)的寄生元件成為ESD防護上的優異元件。

6.3.2 互補式LVTSCR元件的設計

CMOS IC之輸入腳或輸出腳而言，有四種不同的的ESD放

電測試組合，其中以PS-mode及ND-mode最易導致IC損傷。

在先前的設計中，LVTSCR元件只被安排在PAD到VSS的放

電路徑上，也就是該LVTSCR元件只被用來提昇PS-mode的

ESD防護能力，但該輸入或輸出腳的ESD耐壓度是以四個

ESD放電測試組合模式下最低的耐壓值為判定值，故在先

前的設計中仍欠缺了ND-mode的ESD防護能力的提昇。

　　在圖6.3-3中顯示了一種互補式LVTSCR的靜電放電防

護電路。在該電路中，有兩個LVTSCR元件，其中

LVTSCR2被安排在PAD到VSS之間用來防護PS-mode的ESD

放電，此LVTSCR2是在SCR元件中內嵌一NMOS元件而成

的；另外有一LVTSCR1元件被安排在PAD到VDD之間，用

來防護ND-mode的ESD放電，此LVTSCR1元件是在SCR元

件內嵌一PMOS元件而成的。這LVTSCR1與LVTSCR2正好

形成互補式的(Complementary)的結構，可以有效地提昇該

PAD的ESD防護能力。另外NS-mode的ESD放電，在圖6.3-3

中，被D1二極體所旁通掉；PD-mode的ESD放電被D2二極

體所旁通掉。二極體在順向偏壓情形下，可以承受很高的

ESD電壓放電，但在逆向偏壓下，就變得很易遭到ESD破

壞。在圖6.3-3所示的互補式LVTSCR靜電放電防護電路中

，四個不同的放電組合都被一對一地防護著，故可以真正

地提供全方位的高ESD防護能力。另外，由於LVTSCR1內

嵌的PMOS之閘極是接到VDD，所以LVTSCR1在CMOS IC

正常工作情形下是關閉的，只有當ESD放電時才會被導通

，此LVTSCR1的導通電壓等效於PMOS元件的驟回崩潰電

壓(約-10~-15V)。LVTSCR2元件就是6.3.1所說的LVTSCR元

件一樣，在此不再重覆。

圖6.3-3

實現出來的元件剖面圖，利用這種特殊設計，CMOS IC的

ESD耐壓度可以有效地提昇而不需要動用額外的ESD-

Implant或Silicided-diffusion Blocking的額外製程處理。

圖6.3-4

施例如圖6.3-5所示。

圖6.3-5

6.3-6所示，該LVTSCR2元件的崩潰導通電壓在一0.8微米

的製程技術之下是15.5V，而該NMOS元件的驟回崩潰電

壓是15.64V。

圖6.3-6

6.3-7所示，該LVTSCR1元件的崩潰導通電壓在一0.8微米

的製程技術之下是 -16.98V，而該PMOS元件的驟回崩潰電

壓是 -17.1V。這顯示了該互補式LVTSCR靜電放電防護電

路的確具有低導通電壓的特性，它更能及早崩潰導通以排

放靜電放電電流。有關該互補式LVTSCR靜電放電防護電

路與一般CMOS元件的ESD承受能力比較，顯示於表6.3-1

中。該LVTSCR1元件與LVTSCR2元件在較小的佈局面積下

，果真能承受更高的ESD電壓，這顯示了LVTSCR元件在靜

電放電防護上的優異性能。

圖6.3-7

	Conventional CMOS ESD Protection Circuit				Complementary-LVTSCR ESD Protection Circuit
	PMOS		NMOS		LVTSCR1		LVTSCR2
Layout Area (μmxμm)	94x145.2		94x145.2		110.2x68.3		107.0x65.2
ESD-Stress Condition	PD-Mode	ND-Mode	PS-Mode	NS-Mode	PD-Mode	ND-Mode	PS-Mode	NS-Mode
HBM ESD Failure Voltage (V)	Above 8000	-3250	5500	Above -8000	Above 8000	-8000	Above 8000	Above -8000
MM ESD Failure Voltage (V)	400	-200	300	-500	700	Above -800	650	Above -800

表6.3-1

輸出級(output buffer)的電晶體元件合併佈局在output PAD

的旁邊，用來保護該CMOS輸出級的電晶體元件，這種應

用顯示於圖6.3-8中。在圖6.3-8的PTLSCR (PMOS-Trigger

Lateral SCR)元件就等效於圖6.3-3中的LVTSCR1元件，

NTLSCR(NMOS-Trigger Lateral SCR)元件就等效於圖6.3-3

中的LVTSCR2元件。在圖6.3-8中，更顯示出其互補式的

特性，該PTLSCR元件可與輸出級的輸出PMOS在佈局上

結合在一起共用防護圈(guard rings)，NTLSCR元件可與輸

出級的輸出NMOS在佈局上結合在一起共用防護圈，所以

佈局面積可以更有效地節省，而在深次微米製程下輸出級

的ESD防護能力得以提昇。

圖6.3-8

6.3.3 高雜訊免疫力的LVTSCR元件

有雜訊干擾的工作環境下，積體電路必須對外界雜訊干擾

具有某種程度的免疫能力。當積體電路在正常運作時，突

發的雜訊干擾可能會觸發在 I/O Pad上的LVTSCR元件導通

而造成電路系統工作上的錯誤。一實際的例子顯示在圖

6.3-9中，一積體電路Chip 1的輸出級推動另一積體電路

Chip 2的輸入級，該積體電路Chip 2的輸入級是用一

LVTSCR元件來做靜電放電的防護元件。

圖6.3-9

輸出級送出一個高電位的Logic 1訊號至一積體電路Chip 2

的輸入級，以達成某一時序下的訊號傳遞，在此電路狀態

下，積體電路Chip 1輸出級內的PMOS元件被導通，因此在

Output Pad上的電位被充電至VDD的位準，經由電路板上

導線的連接，另一積體電路Chip 2輸入級的Input Pad亦被

充電至VDD的位準。

　　如果在這個時候，有一突發的雜訊電波(Noise Pulse)

正好干擾耦合到該電路板上的連接線，該雜訊干擾可能會

在積體電路Chip 2輸入級的Input Pad上形成一過高的電壓

脈衝，這過高的電壓脈衝便會意外地觸發導通在Input Pad

上的LVTSCR元件，因LVTSCR元件導通後的握住電壓(

holding voltage)只有約1伏特左右，因此在積體電路Chip 2

Input Pad上的電壓位準會被意外導通的LVTSCR元件箝制在

約1伏特左右，此過低的電壓位準傳送到積體電路Chip 2的

輸入級將會被判讀成Logic 0的電路訊號，因而造成電路系

統操作上的錯誤，若該電路系統是用來控制某一機械的開

關動作，將會造成不可預期的意外事件。

　　此外，該導通的PMOS元件(在積體電路Chip 1內)及因

雜訊干擾而意外觸發導通的LVTSCR元件(在積體電路Chip

2內)在VDD與VSS之間形成一漏電路徑，造成電路系統上

的電能耗損(power loss)問題。在電路系統的電磁干擾(EMC

)測試下，經常會產生過高的電壓脈衝耦合到該電路系統中

各積體電路的輸出或輸入腳位上，若該輸出或輸入腳位是

使用LVTSCR元件當作靜電放電的防護元件，便會有上述電

路系統操作錯誤的現象發生，在某些應用LVTSCR元件當作

靜電放電防護元件的積體電路產品已經被證實有系統操作

錯誤的問題。這導致原本在靜電放電防護上極被看好的

LVTSCR元件在實際電路系統應用上，反而不能被安全地採

用。

　　類似的雜訊干擾情形亦顯示於圖6.3-10的左圖中，一

積體電路Chip 3的輸出級是用一LVTSCR元件來做靜電放

電的防護元件，該積體電路Chip 3的輸出級送出一Logic 1

的訊號至外界負載，此時若一過高的電壓脈衝恰巧出現而

耦合到該輸出級的Output Pad，這過高的電壓脈衝便會意外

地觸發導通在Output Pad上的LVTSCR元件，因此在該輸出

級Output Pad上的電路狀態變會轉變成Logic 0的訊號，造成

電路系統操作錯誤的發生。PMOS元件的I-V曲線在圖6.3-10

的漏電路徑上即成為LVTSCR元件的負載，其電性上的關係

如圖6.3-10中的右圖所示，兩曲線的交叉點即是漏電電流的

大小。

圖6.3-10

積體電路Chip 3輸出級內的PMOS元件尺寸有關，積體電路

輸出級為了能快速推動外界負載，經常設計有大尺寸的輸

出級元件，因此相對引起的漏電電流可達數百mA之譜，

這造成電路系統上嚴重的電能漏損問題。

　　為了避免當靜電放電防護用的LVTSCR元件在電路系

統雜訊干擾下意外地被導通，該LVTSCR元件必需對雜訊

干擾具備一定程度的免疫能力，如此該LVTSCR元件才能

夠被安全地應用在積體電路內。為達到這個目的，已有兩

種解決之道如圖6.3-11所示，一是提昇該LVTSCR元件的觸

發電流到約200mA左右，另一是提昇該LVTSCR元件的握

住電壓(holding voltage)比電路系統的VDD電位來得高。在

接下來的文章中將介紹此類具有高雜訊免疫力的LVTSCR

元件。

圖6.3-11

矽控整流器(high-current NMOS-trigger lateral SCR)元件結構

圖，叫做 HINTSCR 元件。

圖6.3-12

矽控整流器(high-current PMOS-trigger lateral SCR)元件結構

圖，叫做 HIPTSCR 元件。這兩個元件可以與積體電路的輸

出級PMOS元件與NMOS元件合併在佈局中以提昇該輸出級

的靜電放電防護能力，其應用在積體電路輸出級的等效電

路圖顯示於圖6.3-14中，而其相對應之實際佈局圖顯示於

圖6.3-15中。

圖6.3-13

圖6.3-14

圖6.3-15

的LVTSCR元件中而成，該 HIPTSCR 元件係利用一旁通二

極體Dn2埋入一P型的LVTSCR元件中而成。此特別埋入的

二極體會分流掉一部份的觸發電流，因此該 HINTSCR 元

件與 HIPTSCR 元件必須要有更大的外界觸發電流才會被觸

發導通，改變二極體在該 HINTSCR 元件與 HIPTSCR 元件

結構內的面積大小即可設計出不同觸發電流的 HINTSCR元

件與 HIPTSCR 元件。該 HINTSCR 元件與 HIPTSCR 元件在

一0.6微米的CMOS製程中已被實際製作出來，其I-V特性曲

線分別顯示於圖6.3-16與圖6.3-17中。

圖6.3-16

圖6.3-17

一觸發點是因其內建之NMOS元件崩潰導通所致，因該

HINTSCR 元件內具有一旁通二極體Dp2流掉一部份的觸發

電流，因此該 HINTSCR 元件並不會馬上進入握住區域(

holding region)，當外界所加的觸發電流大於第二觸發點電

流時，該 HINTSCR 元件便會完全導通而進入握住區域(

holding region)，此 HINTSCR 元件之握住區域與前述之

LVTSCR 元件之握住區域完全相同，因此該 HINTSCR 元件

的靜電放電防護能力與前述之 LVTSCR 元件相同，但該

HINTSCR 元件卻具有極高的雜訊干擾免疫能力。由圖6.3-

16中可知，該 HINTSCR 元件的第二觸發點電流高達 218.5

mA，具有如此高的第二觸發點電流，該 HINTSCR 元件對

過高電壓脈衝的免疫能力大於 VDD+12V，即一過高電壓脈

衝具有一電壓位準比VDD高12V也不會觸發導通該HINTSCR

元件。

　　相類似地，由圖6.3-17中可知，該 HIPTSCR 元件的第

二觸發點電流高達 -225.5mA，因此該HIPTSCR 元件亦具有

極高的雜訊干擾免疫能力。由於SCR 元件對溫度變化具有

敏感性，因此該 HINTSCR 元件在不同溫度下的第二觸發點

電流與電壓特性亦被測量顯示於圖6.3-18中，當溫度上升到

150℃時，該 HINTSCR 元件的第二觸發點電流亦高達170m

A左右，因此在高溫狀況下該 HINTSCR 元件仍具有高的雜

訊干擾免疫能力。有關上述各種 SCR 元件的觸發點電壓電

流比較表顯示於表6.3-2中，其中該HINTSCR與HIPTSCR元件

具有高達200mA以上的觸發電流，但也具有僅約10V左右的

觸發電壓，因此該HINTSCR與HIPTSCR元件能夠提供積體電

路有效的靜電放電防護能力，亦對雜訊干擾具備一定程度的

免疫能力，這使得HINTSCR與HIPTSCR元件能夠被安全地應

用在積體電路的靜電放電防護電路上。

圖6.3-18

Devices	LSCR	MLSCR	LVTSCR	HIPTSCR/HINTSCR
Characteristics
Trigger Voltage	~50V	~25V	~10V	~10V
Trigger Current	~10mA	~10mA	~10mA	~200mA
Noise Margin	?	?	~+/-3V	~+/-12V

表6.3-2

voltage)提昇至比電路系統的VDD電位來得高，成為一高

握住電壓矽控整流器(high-holding-voltage SCR)元件，但其

觸發點(trigger point)電壓電流仍保持跟先前所述的LVTSCR

元件一樣低，如圖6.3-11之右圖所示。由於此高握住電壓

矽控整流器的握住電壓比VDD電位來得高，即使該矽控整

流器被雜訊干擾而導通，但在雜訊干擾暫態消失之後，因

電路系統的VDD電位無法支持該矽控整流器維持在導通狀

態，該矽控整流器便會自動關閉，因此不會造成電路系統

的錯誤操作或漏電電流產生。

　　但在一般的(bulk) CMOS製程技術下，要使一SCR元件

的握住電壓比VDD電位來得高並不容易，需要利用到防止

CMOS積體電路鎖住效應(latchup)的防護圈以及較寬大的佈

局間隔，如此雖可提昇該SCR元件的握住電壓，但該SCR

元件變得很難被導通，將無法即時導通來排放靜電放電發

生時的瞬間大電流，這將導致需要被保護的元件會先被靜

電放電所破壞。但在磊晶沈積(eptiaxial substrate)的晶片上

，其基體(substrate)阻值被大幅降低以防止CMOS積體電路

鎖住效應的發生，在這種磊晶沈積的晶片上，要單純地提

昇一SCR元件的握住電壓就容易多了。

　　圖6.3-19中顯示一LVTSCR元件在磊晶沈積的晶片上因

不同的佈局間距 "S" 所導致的不同握住電壓關係圖，當佈

局間距"S"增加時該LVTSCR元件的握住電壓亦相對增加，

然而該LVTSCR元件的靜電放電耐受能力隨著握住電壓的

增加卻反而降低，蓋因LVTSCR元件的握住電壓增加將使

得靜電放電電流流過該LVTSCR元件時，在該LVTSCR元件

上產生更大的電能(power)消耗，這導致更多的放電熱能必

須由該LVTSCR元件來承受，也因此一LVTSCR元件的握住

電壓相對增加時，其靜電放電耐受能力卻反而降低。

圖6.3-19

提昇該LVTSCR元件的握住電壓但不致降低該LVTSCR元件

的靜電放電耐受能力，這適當的佈局間距"S"在不同的磊晶

沈積晶片的CMOS製程中亦會不同，因此要有事先的實驗

調查才能找出最佳的佈局間距"S"。