6.4 電路上(Circuit Level)的改進方法

　　本節介紹利用電路上的技巧來提昇CMOS IC的ESD防

護能力，其主要是利用ESD放電的瞬間電壓快速變化的特

性，藉由電容耦合(coupling)作用來使ESD防護電路或元件

達到更有效率的防護動作。

6.4.1 閘極耦合(Gate-Couple)技術

　　在次微米或深次微米製程下，元件的ESD防護能力下

降，為提昇CMOS IC的ESD防護能力，在輸入/輸出PAD的

ESD防護用元件或輸出級電晶體元件都會被做得較大，以

期利用大尺寸的元件設計來提昇ESD防護能力。大尺寸的

元件在佈局上經常畫成手指狀(finger-type)，例如一個

NMOS元件其W/L=1000/0.6，則會在佈局上畫成10支finger

，彼此互相並聯在一起。但是，在ESD放電發生時，這10

支finger並不一定會同時導通(一般是因Breakdown而導通)

，常見到只有2-3支finger會先導通，這是因佈局上無法使

每finger的相對位置及拉線方向完全相同所致，這2~3支

finger一導通，ESD電流便集中流向這2~3支的finger，而其

他的finger仍是保持關閉的，所以其ESD防護能力等效於只

有2~3支finger(約300/0.6)的防護能力，而非10支finger的防

護能力。這也就是為何元件尺寸已經做得很大，但ESD防

護能力並未如預期般地上昇的主要原因。

　　為克服大尺寸電晶體在ESD放電情下，不均勻導通的

情況，圖6.4-1顯示了利用電容耦合作用來使大尺寸電晶體

的每一finger能均勻地導通的設計。圖6.4-1(a)的設計是美

國德州儀器(TI)公司在1992年所報導的設計，該設計利用

NMOS的雜散Cgd電容做耦合元件，那個field-oxide device

加強了耦合電容的效用，當有正的ESD電壓突然出現在

PAD上時，此瞬間的電壓變化會導致NMOS閘極電壓跟著

上升，由於電容耦合作用之故。因NMOS的閘極上有耦合

的正電壓，故大尺寸NMOS元件的finger會被一起導通而進

入驟回崩潰區(snapback region)，由於大尺寸輸出元件

NMOS的每一finger能夠均勻導通，ESD放電能量便可均勻

分散到每一finger來承受，因此其ESD防護能力才能夠被有

效地提昇，真正發揮大尺寸電晶體元件應有的ESD防護水

準。


圖6.4-1(a)


圖6.4-1(b)

　　因此，閘極耦合技術就是用來促使大尺寸電晶體在

ESD放電下能夠均勻導通來旁通ESD電流的一個有效方法。

　　圖6.4-1(b)是此電容耦合技術應用於輸入級ESD防護電

路上的一種安排，GCNMOS(Gate-Couple NMOS)是ESD電流

旁通用的元件，具有大的尺寸。因應用在輸入端，故其閘

極需經由一電阻Rg(~10KΩ)接地，以使該GCNMOS在

CMOS IC正當工作時是關閉的。另有一NMOS連接成電容

狀Cc，此NMOS乃被用來加強電容耦合作用，當有正的ESD

電壓在輸入PAD上發生時，一部份的正電壓會經由Cd與Cc

耦合到GCNMOS的閘極，此閘極電壓會經由Rg放電到地去

，Rg的大小會影響閘極電壓的維持(Holding)時間。

GCNMOS因而可以達到均勻導通的目的，以提昇其ESD防

護能力。

6.4.2 互補式的閘極耦合靜電放電防護電路

　　在第三章中已強調過，在任一I/O Pin上的ESD放電有

四種測試組合，所以ESD防護設計必需要考慮這四種測試

組合的ESD放電路徑，以免引起內部電路損傷的問題。圖

6.4-2顯示了互補式閘極耦合靜電放電防護電路，在此電路

中，除了閘極耦合的NMOS之外，另有一閘極耦合的PMOS

，其在四種放電測試組合下的工作原理請參見圖6.4-3。


圖6.4-2





圖6.4-3

　　在這電路中提供了四種不同的放電路徑來有效旁通

ESD電流，ND-mode ESD放電是利用閘極耦合PMOS元件來

旁通ESD電流，PS-mode ESD放電是利用閘極耦合NMOS元

件來旁通ESD電流。選擇合適的Cn(Cp)與Rn(Rp)，此電路

能夠提供有效的ESD防護而不影響該CMOS IC的正常工作

。

　　圖6.4-4顯示此電路的實現技巧，該耦合電容可以利用

PAD與其下方Poly層的寄生電容來做，這可以不用佔用額

外的佈局面積來實現這個電路。其實際佈局方式請參見圖

6.4-5。


圖6.4-4


圖6.4-5

6.4.3 閘極耦合互補式LVTSCR靜電放電防護電路

　　圖6.4-6顯示了CMOS製程在深次微米低電壓下的輸入

級及傳統的輸入級ESD防護電路，在低電壓製程下，PMOS

及NMOS的Gate Oxide越來越薄，例如，在0.25μm的CMOS

製程技術下，Gate-Oxide厚度只剩50A左右，如此薄的Gate

Oxide很容易便會被ESD所破壞。然而在傳統的輸入級ESD

防護電路設計上，常用一short channel的NMOS元件做第二

級保護，利用此NMOS的drain breakdown電壓來箝制gate-

oxide上的ESD電壓。但是隨著低電壓製程的演進，gate-

oxide breakdown電壓與drain breakdown電壓越來越接近，

甚至可能低於drain breakdown電壓，這時傳統的ESD防護

設計便無法有效地保護這種愈來愈薄的Gate Oxide。因此

一種結合前述LVTSCR元件與電容閘極耦合技術的靜電放

電電路設計便被發展出來。


圖6.4-6

　　結合圖6.3-3與圖6.4-2的設計，可得圖6.4-7。在圖6.4-7

中，有一Gate-Coupled PTLSCR安排於PAD與VDD之間，有

一Gate-Coupled NTLSCR安排於PAD與VSS之間。在LVTSCR

元件介紹時已說明LVTSCR元件的導通電壓已下降到NMOS

(或PMOS)元件的drain breakdown電壓，但此drain breakdown

電壓在深次微米低電壓製程下，仍可能極接近(甚至大於)

Gate-Oxide breakdown電壓，為使LVTSCR元件的導通電壓

能夠再下降，利用Gate-Couple技術即可達成。當正的ESD

電壓發生在PAD上時，Cn會耦合正電壓到Mn1的閘極，因

此Mn1便會被導通，該被導通的Mn1會進一步觸發NTLSCR

元件的導通，當NTLSCR元件一被導通，其低的Holding

Voltage即可有效地箝制ESD電壓而得以保護輸入級內部的

薄閘極氧化層。相同地在ND-mode ESD放電情形下，

PTLSCR元件便會因Mp1的導通而觸發導通來保護內部的薄

閘極氧化層。因此，閘極耦合NTLSCR與PTLSCR元件的等

效導通電壓可以更被降低，且此導通電壓可藉由Cn (Cp)與

Mn1 (Mp1)的耦合作用來控制，也就是說可以做到可調性(

tunable)的設計。


圖6.4-7

　　因此在深次微米低電壓的製程下，不需利用額外的製

程處理，其ESD防護能力仍可藉由圖6.4-7的設計而大幅提

昇。當製程技術進步到深次微米的地步，前述的磊晶沈積

晶片將已大幅地被採用，且由於低電壓的工作需求，電路

的VDD電壓亦下降至僅約2.5V或1.8V而已，因此NTLSCR

與PTLSCR元件的Holding Voltage可以很容易地利用適當的

佈局間距而稍大於VDD電位，因此閘極耦合NTLSCR與

PTLSCR元件在深次微米低電壓的製程下，可是安全地用

來保護積體電路產品避免靜電放電的破壞。

　　圖6.4-8顯示圖6.4-7電路的元件剖面設計圖，該耦合電

容Cn與Cp可利用PAD與Poly的寄生電容來達成，在佈局上

改變這兩層重疊的面積即可調整耦合電容的大小，其實際

實施佈局圖參見圖6.4-9。


圖6.4-8


圖6.4-9

　　在圖6.4-9中的Rp與Rn是利用Poly電阻來做，但在深次

微米製程下，Poly層已大多用Ploycide，其具有更低的阻值

，在這種製程下，大阻值(~KΩ)的Rp與Rn若用Polycide的

Poly layer來拉，會佔用很大的佈局面積，此時可用小尺寸

的PMOS或NMOS來達成Rp與Rn的相同功能。這種適合用

在有Polycide或Salicide製程的閘極耦合互補式LVTSCR靜電

放電防護電路顯示於圖6.4-10中。


圖6.4-10

6.4.4 實驗數據

　　有關於Gate-Coupled PTLSCR與傳統Gate-Source短接的

PMOS的元件特性測量圖參見圖6.4-11。關於Gate-coupled

NTSLSCR元件與傳統Gate-source短接的NMOS元件之元件

特性測量圖參見圖6.4-12。當PTLSCR/NTLSCR元件的閘極

具有負/正電壓時，其導通電壓(Switching Voltage)在圖6.4-

11與圖6.4-12中可被明顯地降低，故利用閘極耦合技術可

以有效地降低PTLSCR與NTLSCR元件的導通電壓，而得以

保護更薄的輸入級閘極氧化層。又LVTSCR元件能在最小

的佈局面積下提供最高的ESD防護能力，故此閘極耦合互

補式LVTSCR靜電放電防護電路集數項優點於一身。此電

路的實際ESD測試結果列於表6.4-1，此電路能夠在小的佈

局面積下提供有效且高水準的ESD防護能力，對講求輕薄

短小的IC產品而言，是一大技術性上的進步。



圖6.4-11



圖6.4-12

　 Conventional CMOS ESD Protection Circuit with Large Dimension (W/L) Gate-Coupled PTLSCR/NTLSCR ESD Protection Circuit
PMOS (500/1.2) NMOS (500/1.2) Gate-Couple PTLSCR Gate-Couple NTLSCR
Layout Area (μmxμm) 158x92 166x100 110.2x68.3 107.0x65.2
ESD-Stress condition PD-Mode ND-Mode PS-Mode NS-Mode PD-Mode ND-Mode PS-Mode NS-Mode
HBM ESD Failure Voltage (V) Above 8000 -3000 1200 Above -8000 Above 8000 -5775 Above 8000 Above -8000
MM ESD Failure Voltage (V) 450 -350 150 -850 750 -500 600 -700

表6.4-1