圖7.1.1-1 輸入腳ND模式之ESD放電造成IC內部損傷的示意圖
VDD或VSS端具有正的或負的電壓極性，因此在工業測試
標準上，有PS,NS,PD以及ND四種放電模式，有關各種模式
的定義；在第三章中已有詳述。這些模式之靜電放電可能
會對輸入或輸出元件造成損壞，更甚至會損及IC內部之電
路元件。
在傳統的靜電放電防護設計上，靜電放電防護元件一
般都是做在墊片(pad)與VSS端之間，在墊片與VDD端之間
沒有靜電放電防護元件。在這種靜電放電防護設計之下，
IC中的內部電路常出現異常之損壞問題。
造成IC內部電路異常損傷的示意圖。在圖7.1.1-1中，ND模
式的靜電放電負電壓出現在輸入墊與VDD線之間，VDD在
此測試模式下是接地的。此負的ESD電壓首先會經由輸入
靜電放電防護電路而傳導到VSS電源線上。因VSS電源線
在ND模式的ESD測試情形下是浮接的，故加在輸入墊上的
負電壓會被傳導到VSS電源線上。在這情形下，原本電壓
降在輸入墊與VDD線之間的ESD負電壓，轉變成電壓降在
VDD與VSS電源線之間，如果該ESD電壓未能有效且快速
地藉由VDD到VSS的靜電放電防護電路旁通掉，該ND模
式的ESD電壓會經由VDD與VSS電源線而進入IC的內部電
路中，這便會導致IC內部電路的ESD損傷。因大部份的內
部電路元件及佈局都是採用製程許可下的最小距離及最小
尺寸，以節省IC的佈局面積。由於內部元件具有最小的尺
寸與間距，特別容易受損於ESD電壓，更由於IC內的VDD
與VSS電源線散佈極長，容易造成一些雜散的電阻(Rdd及
Rss)與雜散的電容(C)，若這些雜散電容與電阻的分佈正好
如圖7.1.1-1所示，使該ND模式的ESD電壓更不易藉由該
VDD到VSS的靜電放電防護電路而旁通掉，此時的IC內部
電路受到ESD破壞的機率就更大了。
題。圖7.1.1-2顯示一ND模式之ESD負電壓出現在一輸出墊
上時，造成IC內部損傷的示意圖。當一ND模式的ESD負電
壓出現在輸出墊，在VDD接地情形下，輸出緩衝級內的
PMOS元件會因電壓過高而崩潰(breakdown)導通來旁通
ESD靜電電流。但在PMOS元件崩潰導通之前，該ND模式
的ESD負電壓會先經由輸出緩衝級的NMOS元件而傳導到
浮接中的VSS電源線，因此原本出現在輸出墊與VDD線之
間的ESD負電壓，轉而壓降在VSS與VDD電源線之間，該
ESD電壓若無法有效且快速地被旁通排放掉，極易對IC的
內部電路造成嚴重的損傷。又由於電源線在IC內的佈線很
長，造成雜散電阻(RDD及RSS)與雜散電容(CDD)的影響，
使得該ND模式的ESD負電壓更不易藉由VDD到VSS的ESD
防護電路而排放掉，這導致ESD電壓對IC內部電造成嚴重
的ESD損傷。
有關這些發生在IC內部電路而不在輸入腳或輸出腳之靜電
防護電路上的異常損傷現象已有多篇研究論文報導過，請
參考文獻〔5〕-〔9〕。
因此在ESD測試標準〔10〕中有另一腳對腳(pin-to-pin)的
ESD測試方法，其示意圖已如圖3.1-2所示。
損傷的問題。圖7.1.2-1顯示ESD電流在腳對腳ESD測試下
的流通路徑。
而IC的另一輸出腳相對接地，這ESD電壓在輸入腳上可能
造成該輸入腳上的ESD防護用二極體Dn1崩潰來旁通ESD
電流到浮接中的VSS電源線上，該ESD電流再經由輸出腳
NMOS的寄生二極體Dn2而流出IC到地去。但是，在Dn1崩
潰前，該ESD電流會先經由該輸入腳的另一ESD防護用二
極體Dp1而對浮接中的VDD電源線充電，而浮接中的VSS
也會因輸出腳接地而被Dn2偏壓在接近地的電壓準位。因
此，發生在一輸入腳對另一輸出腳的ESD電壓會轉變成跨
在VDD與VSS電源線間的ESD過壓壓迫(overstress)。這ESD
電流會隨著VDD與VSS電源線而進入IC的內部電路中，而
造成IC內部損傷，但輸入腳與輸出腳的ESD防護電路仍完
好無缺。ESD造成IC的內部損傷可能會使VDD對VSS的漏
電增加，也可能燒毀IC內部的電晶體元件而喪失部份的電
路功能，這內部損傷要藉由煩複的Function Test才有可能
找到被ESD破壞的地方，而且ESD造成內部破壞的地方是
一非常隨機的現象，很難去防範。
電壓加到一輸出腳，但另一輸入腳相對接地，但VDD與
VSS腳是浮接的。在這負電壓壓迫之下，浮接的VSS電源線
會因寄生在輸出NMOS的二極體Dn2而被偏壓到接近負ESD
電壓的電壓準位，而浮接的VDD電源線則被輸入腳的二極
體Dp1偏壓在一接近地的電位。因此，原本出現在腳對腳
的負ESD電壓會轉變成跨在VSS與VDD電源線之間的負ESD
電壓壓迫，這過壓的ESD電流會經由VDD與VSS電源線而
進入IC內部，造成IC內部損傷的問題。
在實際IC遭受ESD放電情形下，這種腳對腳的ESD放
電現象會比圖7.1.1-1的輸入/輸出腳對對VDD或VSS放電現
象來得常發生，而這種腳對腳的ESD放電更易造IC內部損
傷的問題。這IC內部損傷無法藉由單純地量測輸入或輸出
腳的漏電現象而發現，因此IC實際上已被ESD所破壞而在
一般ESD Tester機台上仍然判斷為正常未損的IC。隨著
CMOS製程的進步，IC內部元件越縮越小，各種佈局距離
(layout spacings)也越縮越小，這使得IC內部電路更易被
ESD所破壞，因此IC內部電路因腳對腳ESD放電而損傷的
現象會隨著製程的先進而越來越常發生。
VSS腳之間，因此在ESD測試規範〔10〕中也規定了VDD
對VSS腳的ESD測試，其示意圖已顯示於圖3.1-3。
VDD電源線而導入IC內部，這ESD電壓便會直接降在IC的
內部電路上，如果該IC沒有有效且快速的VDD到VSS ESD
防護電路做在VDD與VSS電源線之間，該IC的內部電路將
會遭受極為嚴重的ESD損傷。在負電壓模式下，因CMOS
IC內到處都有P-Substrate對N-well的寄生二極體存在，這二
極體會順向偏壓而旁通掉ESD電流，只要contact打得足夠
多，這VDD對VSS腳之負電壓模式ESD放電很少會對IC造
成損傷。有關VDD腳對VSS腳的ESD放電而造成IC損傷的
研究報告，請參見參考文獻〔11〕。
從上面所述可知，即使ESD電壓出現在IC的輸入腳或
輸出腳上，仍可能會造成ESD損傷發生在IC的內部電路中
，而輸入或輸出腳的ESD防護電路仍然安然無恙。因此，
要能夠有效地保護到整顆IC不受ESD損壞，必需要在IC內
的VDD與VSS電源線之間做一有效的ESD防護電路。