7.2.1 VDD與VSS間的寄生元件

內部電路損傷之外，也常會觸發一些寄生的半導體元件導

通而燒毀。在CMOS IC中，最常發生燒毀現象的寄生元件

就是p-n-p-n的SCR元件及n-p-n的橫向雙載子電晶體(BJT)。

隨著製程的先進，寄生元件間的間距也越來越小，這使得

該寄生的元件具有更高的增益(Gain)及更易被觸發的特性

。有關寄生的SCR元件及其在CMOS IC佈局上的相對位置

顯示於圖7.2.1-1中。

圖7.2.1-1  CMOS IC中寄生的SCR元件及其在佈局上的相對位置

的源極(接VSS)之間，若這SCR元件被導通，會在VDD與

VSS之間造成一極低電阻的導通現象，大量的ESD電流便

會經由這寄生的SCR而旁通掉。但不幸的是，這寄生的

SCR元件在IC內部電路的佈局上都只具有極小的佈局面積

，因此這寄生的SCR元件很容易被ESD電流所燒毀而在

VDD與VSS之間造成永久短路的破壞。

　　另一寄生的n-p-n BJT元件及其相關佈局上的位置顯示

於圖7.2.1-2中。

圖7.2.1-2  CMOS IC 中寄生的橫向n-p-n雙載子電晶體及其在佈局上的相對位置

是接到VDD，另一N+接到VSS，就會在VDD與VSS間產生

一寄生的元件。這BJT元件隨著間距S的縮小會具有更高的

增益及更佳的BJT特性。當ESD電壓跨在VDD與VSS之間時

，這寄生的BJT也容易因驟迴崩潰(snapback breakdown)而

導通。

　　由於寄生的BJT在IC內部佈局中都只具有很小的面積

，因此這寄生的BJT一但被ESD電壓所崩潰而導通，很容

易就被燒毀，而在VDD與VSS之間造成永久的短路破壞現

象，這種破壞更常見於深次微米的CMOS IC之中。

7.2.2 先前的防護技術

電壓轉而跨在VDD與VSS電源線之間，為了箝制這過高的

ESD電壓跨在VDD與VSS電源線之間，一先前的防護設計

顯示在圖7.2.2-1中。

圖7.2.2-1  先前技術所設計的VDD與VSS電源線間之ESD拑制電路

接於IC的VDD與VSS電源線之間，被用來當做VDD到VSS

靜電放電防護電路。若有一ESD電壓出現在VDD與VSS電

源線之間，該NMOS元件將會崩潰導通來旁通該ESD的放

電電流。

　　但是，即使有該NMOS元件當做ESD防護元件來旁通

ESD放電電流，IC的內部電路依然會出現ESD損傷的問題

。因為，該NMOS元件除了提供ESD防護來保護IC內部電

路之外，它也要能夠保護自己不被ESD電流所破壞，以免

因其被ESD損毀，反而在VDD與VSS之間造成一永久短路

的現象，而導致該IC無法正常使用。為了保護NMOS元件

不被ESD電流所破壞，該NMOS元件通常在佈局上便無法

使用最小的佈局間距(spacing)，以提昇其對ESD承受能力

。然而，IC的內部電路經常是使用最小的佈局間距，這導

致了一個問題，就是內部電路元件因具有最小的佈局間距

(例如通道長度)，會先崩潰導通，而ESD保護用之NMOS元

件因具有較大的佈局間距，反而較慢崩潰導通，這使得閘

極接地的NMOS元件不能夠有效地來保護IC的內部電路。

因此，一個更有效的VDD到VSS靜電放電防護電路必需要

具有更低的導通崩潰電壓，才能夠充份地保護IC的內部電

路而不是只保護它自己而已。

7.2.3 改進的設計方式

一改良式的設計。

圖7.2.3-1  改良式的VDD與VSS電源線間之ESD拑制電路

制該NMOS元件的閘極。當有ESD電壓出現跨在VDD與

VSS電源線上時，該靜電放電偵測電路會送出一正電壓把

NMOS元件導通來旁通掉ESD放電電流。由於該NMOS元

件是藉由其閘極控制而導通，而不是像圖7.2.2-1中的閘極

接地NMOS元件是靠崩潰才導通的，因此圖7.2.3-1的設計

具有極低的導通電壓。當內部電路元件尚未因ESD電壓而

崩潰之前，該NMOS元件就早已導通來旁通ESD放電電流

了。這導通的NMOS元件在VDD與VSS之間成一暫時性的

低阻抗狀態，因此跨在VDD與VSS之間的ESD電壓能夠很

有效地被箝制住，不會再造成IC內部電路因ESD而出現異

常損壞的現象。有關實現此方法的典型設計如圖7.2.3-2所

示〔12〕。

圖7.2.3-2  VDD與VSS電源線間ESD箝制電路之實現圖

用來控制一短通道NMOS元件的導通，該NMOS元件的汲

極(drain)是連接到VDD，其源極(source)是連接到VSS。當

有ESD電壓出現跨在VDD與VSS電源線之間時，該NMOS

元件即會被導通而在VDD與VSS之間形成一暫時性的低阻

抗狀態，ESD放電電流即經由該NMOS元件而旁通掉。利

用此一改良式的ESD箝制電路，可以有效地防護腳對腳的

ESD放電，其ESD放電電流的流通路徑如圖7.2.3-3所示。

圖7.2.3-3  利用VDD與VSS間ESD箝制電路來導引腳對腳的ESD放電電流

時，該RC控制的ESD偵測電路會被ESD的能量而偏壓工作

，並送出一正電壓到NMOS元件的閘極來導通該NMOS，

ESD電流便經由這導通的NMOS元件而排放掉，因此IC的

內部電路及寄生的SCR與BJT元件都不會因ESD的過壓壓迫

而被破壞。

7.2.4 電源線上雜散電容/電阻的效應

避免異常的ESD損傷。但是在圖7.1.1-1中所提到在電源線

上的寄生電阻與電容效應可能會降低圖7.2.3-2改良電路的

保護效果。因為ESD放電現象在很短的時間內(約~100ns)

便會出現高達數安培的放電電流，如果該改良式ESD箝制

電路的擺放位置距離被ESD打到的輸入或輸出腳位太遠，

則可能會發生『遠水救不了近火』的現象。

圖7.2.4-1  雜散電阻/電容對ESD箝制電路防護功能的影響

護功能上的影響。在先進的VLSI中，晶片的尺寸是越來越

大，相對地環繞整個晶片的VDD與VSS電源線是拉得更長

，其所相對產生的雜散電容/電阻效應也會增加，這反而降

低ESD箝制電路的防護效果。

　　為調查這電源線上寄生雜散電阻/電容對該改良式ESD

箝制電路的防護影響，一實驗晶片被設計來調查這個效應

。

圖7.2.4-2  用來調查不同間距對ESD箝制電路防護功能影響度的測試晶片設計

制電路放在VDD PAD的旁邊，在VDD PAD右邊是不同距

離的輸入腳，在VDD PAD的左邊是不同距離的輸出腳，一

30μm寬的VDD電源線連接了該VDD PAD與所有輸入與輸

出腳，另一30μm寬的VSS電源線連接了VSS PAD與所有所

輸入腳與輸出腳。該一實驗晶片製作於一0.8μm的CMOS

製程中，其腳對腳的ESD耐壓特性顯示於圖7.2.4-3及圖7.2

.4-4中，當兩個腳位相隔越遠時，其ESD耐壓能力越低。

圖7.2.4-3  腳對腳正電壓ESD防護能力與腳位間距的關係

圖7.2.4-4  腳對腳負電壓ESD防護能力與腳位間距的關係

但當局兩個遭受ESD電壓的相對腳位之距離超過4000μm

時，其腳對腳的ESD耐壓能力下降了一半，這顯示出VDD

與VSS電源線寄生之雜散電容/電阻對該改良式ESD箝制電

路防護效果之負面效應。為了避免這雜散電容/電阻的影響

，電源線的寬度/長度與ESD箝制電路的擺放位置應該要建

立一套設計準則(Design Rules)以利IC設計上的參考。台灣

某一半導體廠商已經在筆者的協助之下建立了一套這樣的

設計準則。

　　為了提供更有效的VDD與VSS間ESD箝制作用，一利

用該改良式ESD箝制電路的全晶片防護設計顯示於圖7.2.4

-5中。

圖7.2.4-5  利用VDD與VSS間拑制電路以達成全晶片ESD防護的設計示意圖

產品的ESD耐壓能力。一IC產品的原本ESD耐壓能力，在

輸入/輸出腳對VDD/VSS ESD放電測情形下只能承受1000V

的ESD，在腳對腳的ESD放電測試情形下只能承受500V的

ESD。經過圖7.2.4-5的應用之後，該IC的ESD耐壓能力，

在輸入/輸出腳對VDD/VSS ESD測試下能承受到4000V的

ESD，在腳對腳ESD測試下能承受到3000V的ESD。在適當

的地方加入VDD與VSS的ESD箝制電路，而不用去修改或

放大輸入/輸出腳的ESD防護電路與元件，IC的ESD承受能

力能夠被有效地大幅提昇。這給予全晶片防護設計上的一

個重大的啟示，在VDD與VSS電源線間做好一有效率的

ESD箝制電路，即可協助大幅提昇輸入/輸出腳的ESD耐壓

能力。