7.3.1 先進製程的影響

的內部電路，但是在先進製程中，隨著LDD結構及金屬矽

化物(silicide)擴散層的普遍使用，該被導通用來旁通ESD電

流的NMOS元件本身更易遭受ESD的破壞。有關這ESD箝制

用NMOS元件本身在先前製程下更易被ESD損傷的示意圖顯

示於圖7.3.1-1中。

圖7.3.1-1  NMOS元件在VDD與VSS間ESD箝制電路中容易遭受ESD電流損傷的示意圖

VDD電源線上的ESD電流先被導引且聚集在LDD peak上，

再經由產生的channel而流經NMOS到VSS電源線去。由於

這LDD與channel的深度都很淺，再加上silicide擴散層的極

低電阻，ESD瞬間數安培的電流很容易就把該NMOS的

LDD及channel燒毀破壞而造成VDD與VSS間永久短路的故

障。這使得圖7.2.3-2的改良設計在先進製程CMOS IC中的

應用產生了負面的影響。

7.3.2 改善措施

承受能力，該ESD箝制用的NMOS必需做得具有更大的元

件尺寸，才不致於把該NMOS元件燒毀。在參考文獻〔13

〕中，該NMOS元件尺寸之通道寬度與長度比(W/L)為

8000/0.8。為了能快速推動如此巨大的NMOS元件，因此

在該參考文獻〔13〕的設計中加入三級的反相器(inverter)

做成Tapered buffer的設計來驅動該巨大的NMOS元件，其

中inverter的元件尺寸也不小。雖然，參考文獻〔9〕中的

設計可以有效地保護IC的內部電路避免ESD損傷，但其巨

大的元件尺寸與大尺寸的三級反相器推動電路，大大地增

加了佈局上的面積，這使其在次微米或深次微米積體電路

中的實用上增加困難度及晶片成本。

　　為了縮小ESD箝制用NMOS元件的尺寸，一改良方式

是在該NMOS的汲極(drain)加上一串聯電阻以限制ESD電流

的大小，這一改良方式如一美國專利〔14〕及研究論文〔

15〕所示並顯示於圖7.3.2-1中。

圖7.3.2-1  NMOS元件加上串聯電阻以提昇ESD電流承受能力的美國專利設計

來實現該串聯電阻。雖然串聯電阻具有保護該NMOS元件

的功能，但也限制了ESD電流被該NMOS排放的速度，因

此跨在VDD與VSS電源線間的ESD電壓可能會流入IC內部

電路而再度導致異常的內部損傷問題。

圖7.3.2-2  利用輸出級PMOS與NMOS元件來達到VDD與VSS間ESD箝制功能的電路設計圖

獻〔16〕結合了圖7.2.3-2的設計與輸出級的電晶體元件來

達成VDD與VSS電源線之間暫時短路的作用。由於輸出級

的NMOS與PMOS一般都具有較大的元件尺寸，在圖7.3.2-2

中，利用RC控制電路及一些輔助邏輯電路，來把輸出級的

NMOS與PMOS元件同時導通，以排放跨在VDD與VSS電源

線間的ESD電壓。這個設計想法是不錯，但是在實用上必

需要在每一輸出級加入相對應的邏輯控制電路，如果該輸

出級具有tristate或其它複雜的功能，則其邏輯控制電路會

更加複雜，因而限制了其實用度。

　　有關這一類的其它設計，以避免IC內部損傷的研究論

文或專利請參閱參考文獻〔17〕-〔21〕，但有些設計不

具實用性並且會造成其它不良作用。例如〔19〕-〔20〕

中使用SCR元件在VDD與VSS電源線之間，雖然其可提供

有效的VDD與VSS間的ESD箝制作用，但該SCR元件也可

能在IC正常工作下被雜訊或突波意外地導通，而造成

CMOSIC內嚴重的 Latchup問題。在〔11〕中，使用一串順

偏的二極體於VDD與VSS電源之間，會有嚴重的漏電問題

，尤其是當溫度上升時，寄生在二極體元件結構下的垂直

方向雙戴子電晶體會造成大的漏電問題。雖然這些研究或

專利不具實用性，但也突顯了這IC內部電路因ESD而損傷

之問題的嚴重性。