如前面章節所述，用來箝制VDD與VSS電源線間ESD電壓的

NMOS元件尺寸太大，使得上述的防護設計在先進的次微米

製成下變得不切實際。所以，一個具有高ESD箝制能力但

能節省佈局面積的VDD與VSS間ESD箝制電路是迫切需要的

。

筆者即針對前述各種ESD防護設計上的缺點，提出一創新

性的ESD防護電路設計，該創新之ESD防護電路能夠提供

有效的ESD防護於VDD與VSS之間，達到保護IC的內部電路

的效果，且該ESD防護電路只佔用更小的佈局面積，同時

也節省IC產品的成本。

7.4.1 節省佈局面積之創新設計〔22〕

節省佈局面積之VDD到VSS靜電放電防護電路如圖7.4.1-1所

示，其中一基體觸發N型厚氧化層元件(substrate-triggering

field-oxide device，STFOD)用來旁通ESD的放電電流。

靜電放電偵測電路是一電阻R、一電容C，以及一反相

器所組成。當靜電放電電壓跨在VDD與VSS電源線之間時，

該靜電放電偵測電路會把該N型厚氧化層元件導通來旁通

ESD的放電電流。當IC在正常工作情形下，該靜電放電偵

測電路使該N型厚氧化層元件保持關閉狀態。雖然該基體

觸發N型厚氧化層元件(STFOD)的閘極連接到VDD，但因這

種厚氧化層元件的臨界導通電壓(threshold voltage)在

一般CMOS製程下都高達15~20伏特，所以該STFOD元件在IC

正常工作情形下不會被5V的VDD所導通。

該STFOD元件被設計當做一橫向雙載子電晶體(BJT)來旁通

ESD放電電流，為加強雙載子電晶體的特性，該STFOD元件

的通道長度要夠短。STFOD元件的雙載子電晶體特性如圖

7.4.1-2所示。

在圖7.4.1-2(a)中，一正電壓VB被加入該N型厚氧化層

元件的基體(bulk), 用來測量其雙載子電晶體的特性，其

測量結果如圖7.4.1-2(b)所示。當VD電壓繼續增加，該

STFOD元件的I-V特性會進入驟迥崩潰區域(snapback region)。

該STFOD元件可以安全地操作在這個驟迥崩潰區, 只要靜

電放電電流不超過該STFOD元件的二次崩潰(secondary breakdown)

臨界點。二次崩潰臨界點是該STFOD元件承受ESD電流的極

限。由於在N型厚氧化層元件內不會有LDD的尖端結構，而

且該STFOD元件是用基體觸發導通的，所以ESD電流流經該

STFOD元件是藉由其基體的部份而非集中在表面部份，因此

該STFOD元件比一般薄氧化層NMOS元件具有更高的ESD防

護能力。相對地，靜電放電電流在薄氧化層NMOS元件是流

經其通道(channel)，該通道的深度在5V的閘極電壓下約為

100~300A。如此淺的通道，加上LDD尖端結構，導致NMOS

元件低的ESD承受能力，這也就是為何在先前技術中〔13〕

，其NMOS元件要設計得如此巨大的主要原因。

利用N型厚氧化層元件的特性，加上基體觸發的電路設計，

STFOD能夠提供一有效且節省面積的ESD防護電路，用於

VDD與VSS電源線之間，以充份保護積體電路的內部電路。

7.4.2 工作原理

本設計的操作原理可由圖7.4.1-1來解說。在圖7.4.1-1中

，反相器是由一PMOS元件Mp與一NMOS元件Mn所組成；

其電容C在一般CMOS製程技術下可用一NMOS元件來代替。

(a)靜電放電情形下(ESD-Stress Condition)

在靜電放電時，該STFOD元件會被導通來旁通ESD電流。當

ESD尚未加到VDD與VSS電源線間之前，在Vx端點的電壓起

始值是0伏特。在靜電放電偵測電路內的R與C的時間常數

是設計在0.1~1.0微秒左右。當VSS端接地，而一ESD電壓

出現在VDD端時，由於ESD電壓具有很快的上升速度(其rise

time約在5~15nS)，Vx端的電壓因RC延遲效應無法跟得上

VDD端的ESD電壓上升速度，因此Vx端的低電位導致反相器

的輸出端VB電壓藉由VDD上的ESD電壓而上升到高電位。VB

端的高電位觸發導通了STFOD元件的雙載子電晶體特性，因

而ESD電流便經由該STFOD元件而旁通掉。此導通的STFOD元

件提供了一暫時短路的路徑於VDD與VSS電源線之間，因而

可以有效且快速地壓制出現在VDD與VSS之間的ESD高電壓，

因此可以有效地保護IC的內部電路，避免ESD的損傷。由

於該STFOD元件是藉由基體觸發而導通，故其可在較小的

佈局面積下提供較高的ESD電流排放能力，因此使電路的

總佈局面積可以大幅地縮小，以符合VLSI高密度、高集積

度的應用需求。

為更清楚解釋本電路的特性，圖7.4.1-1顯示了VB端在時

間上的電壓變化情形。當該ESD電壓(VESD)出現在VDD上

時，其ESD的放時間約在100~200nS之間，因此該STFOD元

件要能夠被導通約200nS的時間，以充份排放ESD電流。

由於雙載子電晶體的基極(Base)導通電壓約0.6伏特，所

以VB端要能夠提供一大於0.6V的電壓，且長達200nS來導

通STFOD元件的雙載子電晶體。這可藉由適當設計的電阻R

，電容C，以及反相器內的電晶體尺寸來達成。

(b)VDD開機情形(VDD Power-ON Condition)

由於CMOS IC在正常工作時，其VDD是偏壓在一固定的電

壓(例如5伏特)。但是在開機當時，VDD的電壓也是自0伏

特逐漸上升到5伏特的，這就是一般所謂power-on暫態。

在這power-on暫態，該ESD防護用的STFOD元件要保持在

關閉狀態，以避免VDD電源電壓漏到VSS去。要保持STFOD

元件在這power-on情形下仍保持關閉，但在ESD放電情形

下是導通的，可藉由RC時間常數的設計來達到這個功能。

因為VDD power-on的電壓上升時間是約1ms(毫秒)左右，

但ESD電壓的上升時間是在約10ns(毫微秒)，把ESD偵測

電路的RC時間常數設在0.1~1.0μS(微秒)，即可達成分

辨出VDD Power-ON與ESD放電的兩種不同的工作情形。

在VDD Power-ON情形下的VB端電壓隨VDD電壓上升的變化

如圖7.4.1-1所示，由於RC時間常數在1μS的ESD偵測電

路中，其Vx端的電壓可以跟得上以1ms上升時間的VDD電壓，

因此Vx端的電壓幾乎同步等於VDD上的電壓，這使得反相

器的輸出端VB保持在接近0V的電壓，其變化情形正如圖

7.4.1-1所示。因此，該STFOD元件因VB電壓為0而一直

保持在關閉的狀態。

以上所述的電路功能，可藉由常用的HSPICE電路模擬軟

體來設計。舉例來說，在一0.6μm的CMOS製程參數之下

，要達到上述所說的電路功能，其電阻R約為50KΩ；電容C

用NMOS元件來做，其元件寬長比(W/L)只要20/20(μm)，

其等效電容值約為1.8PF。反相器內的PMOS元件Mp的元件寬

長比為100/1.2(μm)，其NMOS元件Mn的元件寬長比為20/1.2(μm)。

藉由上述的元件設計，即可達到正確的ESD防護功能。

7.4.3 增進雙載子電晶體特性的元件設計

由上所述，ESD電流是經由該STFOD元件來放電，而該STFOD

元件是藉由基體觸發的方式來導通其寄生的雙載子電晶體

，以增進其ESD放電電流的承受能力，因而可以在較小的佈

局面積下提供較高的ESD防護能力。為了加強該STFOD元件

所寄生的雙載子電晶體元件特性，本設計提出一更有效率

的元件結構如圖7.4.3-1所示。

在圖7.4.3-1中，有一P型擴散層在元件的中央，該P型擴

散層是連接到反相器的輸出端VB，包圍該P型擴散層的是一

N型擴散層，此N型擴散層是連接到VDD。包圍該N型擴散層

的是另外一個N型擴散層，此N型擴散層連接到VSS。一厚氧

化層即做是該兩N型擴散層之間而構成該N型厚氧化層元件

，寄生在此N型厚氧化層元件的雙載子電晶體亦被標示於

圖7.4.3-1中。另外，在最外層有一P型擴散層包圍住整個

元件，該P型擴散層連接到VSS以提供P型基底偏壓之用。

該P型基底亦是等效於寄生的雙載子電晶體的基極。在ESD

放電情形下，VB是一高電位，此時導致一電流Itrig自P型

擴散層流入該P型基底，為加強該寄生雙載子電晶體被該Itrig

電流觸發，一N型井區被加入在N型擴散層之下，由於該N型

井區具有較深的接面深度(junction depth)，該Itrig電流會被該

N型井區阻擋而流入N型井區，這促使該寄生的雙載子電晶體

元件的基極(base)射極(emitter)之間有一正的電壓偏壓，

因而導通該雙載子電晶體。而在VDD上的ESD電流便可自N型

擴散層(也是該雙載子電晶體的集極，collector)流向另一

N型擴散層到VSS去，如此便可在VDD與VSS之間產生一暫時

短路的電流路徑來旁通ESD放電電流。

由於N型井區較深的深度可有效攔截自P型擴散層流入的

Itrig電流，因此可以提昇該寄生雙載子電晶體的元件特

性以利用於ESD防護電路上，也因而更進一步提昇該STFOD

元件的ESD承受能力。因此，比起先前技術中所用的NMOS

元件，該STFOD元件可以在較小的佈局面積下提供較高的

ESD防護能力，以節省IC的成本。

7.4.4 實驗結果

該STFOD元件在一0.6μm CMOS製程技術下的元件特性如圖7.4.4-1所示。

而整個ESD箝制電路的耐壓能力則顯示於表7.4.4-1中

。一用NMOS元件當ESD箝制元件的先前設計(圖7.2.3-2)也

被製作在同一測試晶片中來做比較。

如表7.4.4-1中所示，該STFOD能夠在單位佈局面積下提供

0.55Volt的ESD承受能力，而NMOS元件只能承受0.14Volt的

ESD電壓。這STFOD在單位佈局面積下的ESD承受能力是NMOS

元件的四倍。因此，STFOD能夠在較小的佈局面積下提供足

夠的ESD防護能力來達到全晶片防護的效用。

為了驗證ESD偵測電路的正確功能，一8V的電壓脈衝(Voltage pulse)

，如圖7.4.4-2所示，被加到該ESD箝制電路上，在VDD電線

源上的電壓波形用示波器來監視。該電壓脈衝的上升時間(rise

time)約在5.5ns，與ESD電壓的rise time相當。當該電壓脈

衝加到VDD電源線上時，由於ESD偵測電路的動作，會把STFOD

元件導通以排放此類似ESD電壓的電壓脈衝，因此在示波器

上監視到的電壓波形就如圖7.4.4-2中的相片所示。該方型

的電壓脈衝波形，在電壓一上升時即因STFOD的導通而導致

電壓波形的衰減，過了200ns左右，該電壓波形即回復正常

的方波波形，這衰減的200ns正是STFOD元件的導通時間(ton)

，藉由適當的設計，可以調整這個STFOD的導通時間以符合

各種應用情形。

另外要驗證的是當VDD電源上昇時，該STFOD元件是否保持關閉。

圖7.4.4-3顯示了實驗上的測試方法，一5V的ramp電壓具有

0.1ms的上升時間被加到VDD電源線上以模擬IC的VDD在正常

電源上升的情形，VDD上的電壓波形以示波器來監視，所看

到的電壓波形如圖7.4.4-3中的相片所示，該ramp電壓沒有

任何衰減的情形，這證明了ESD偵測電路在VDD電源上升情形

下是把STFOD元件關閉的。藉由實驗上的驗證，利用STFOD元

件的ESD箝制電路正符合深次微米超大型積體電路的ESD防護

所需。

7.4.5 其他設計變化〔23〕

在圖7.4.1-1的STFOD也可以改用其他的雙載子電晶體。一

利用pnp雙載子電晶體的設計顯示於圖7.4.5-1中，由於是

用pnp電晶體，在圖7.4.5-1的ESD偵測電路中必需多加入一

級反相器以達成正確的電路功能。

該電路所用的ESD箝制元件是一DTDB (double-trigger double

BJT)結構，其DTDB元件結構也顯示於圖7.4.5-1中。該DTDB

元件具有一垂直方向的pnp BJT及一橫向的pnp BJT，利用這

樣的元件設計，DTDB具有更高的增益(gain)。這種DTDB的元

件設計適合用在P-Substrate有負電壓偏壓的特殊CMOS IC中

，例如一些DRAM具有內建的負電壓產生器以偏壓該IC的基體

在一負的電壓準位以降低DRAM元件的漏電電流。