ESD防護設計隨著積體電路的各式各樣應用而會有不同的設計出現。但在深次微米CMOS製程技術下，越來越嚴重的ESD問題是元件充電模式(CDM)之靜電放電現象。

由於輸入的閘極氧化層(gate oxide)在0.25μm製程下，僅約50A厚度而已，如此薄的閘極氧化層對CDM的靜電放電非常敏感，因此在本章節中，將針對CDM之ESD防護設計加以說明。

　　另外，在本章節中也將針對已應用在0.35μm以及0.25μm細胞元件庫(cell library)內之ESD防護設計，作案例上的說明。該ESD放電設計乃是利用所謂『動態浮接閘級技術』來促使I/O cell內的元件能夠均勻導通來排放ESD電流，因而可以承受HBM ESD電壓高達8KV以上。 此技術已成為該公司細胞元件庫主打的一項重要特點，並被廣泛用在國內外的積體電路中。