Subject: 具有基體觸發技術之互補式矽控整流器
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Date: Fri, 31 Oct 2008 13:30:42 +0800

基體觸發之互補式矽控整流器

及其在靜電放電防護電路上的應用

徐國鈞 · 柯明道

關鍵字：靜電放電(Electrostatic Discharge, ESD)，基體觸發(substrate-triggered)，阻隔金屬矽化物的光罩(silicide-blocking mask)。

I. 前言

在眾多的靜電放電(Electrostatic Discharge, ESD)防護元件中[如:二極體(Diode)、矽控整流器(SCR) 、雙載子電晶體(BJT)、金氧半場效電晶體(MOSFET)或者是場氧化層電晶體(Field Oxide Device, FOD)]，矽控整流器在互補式金氧半導體(CMOS)製程技術中，具有最高的靜電放電防護能力，應用在晶片上當靜電放電防護元件也有一段很長的時間[1], [2]。 但是，由於矽控整流器在深次微米互補式金氧半電晶體技術中具有較高的切換電壓(switching voltage)，約20V，這切換電壓遠大於輸入級的閘級氧化層崩潰電壓。因此為了提供更有效的靜電放電防護，有些研究提出了低壓觸發矽控整流器(low-voltage-trigger SCR, LVTSCR)[3]和互補式低壓觸發矽控整流器(complementary-LVTSCR)[4]用來降低矽控整流器的切換電壓，以提供有效的靜電放電防護。除此之外，一些可以增進靜電放電保護元件導通效率的創新電路也陸續發表，例如:閘級耦合(gate-coupled)技術[5]、閘級接地N型通道金氧半電晶體(gate-grounded NMOS, GGNMOS)觸發技術[6]和基體觸發(substrate-triggered)技術[7]。然而對矽控整流器而言，另一個使用上的限制因素是閉鎖(latchup)效應的考量，當積體電路在正常運作的情況下，矽控整流器可能會被雜訊脈衝意外地觸發而使積體電路發生閉鎖現象[8]。

在這篇文章中，我們將提出兩種結合基體觸發技術的矽控整流器元件並且在0.25微米互補式金氧半電晶體製程中驗證，一種為p型基體觸發矽控整流器(p-type substrate-triggered SCR, P_STSCR)[9]，另一種為n型基體觸發矽控整流器(n-type substrate-triggered SCR, N_STSCR)。此新穎性的互補式基體觸發矽控整流器在電路正常運作的模式下為關閉狀態;在靜電放電發生的情況下卻能快速地觸發導通且將靜電的能量排放(discharge)。另外本文利用堆疊二極體的電路架構成功地解決矽控整流器閉鎖效應在積體電路應用上的問題。

II. 基體觸發矽控整流器

圖1(a)和1(b)分別是具有堆疊二極體的p型和n型基體觸發矽控整流器的元件結構。和傳統的橫向矽控整流器相比，在p型基體觸發矽控整流器的基體上多了一個做為觸發端(trigger node)的P+擴散區(diffusion)。當觸發電流流入此觸發端則會觸發該矽控整流器進入閉鎖狀態(latching state)。對n型基體觸發矽控整流器而言，在其N型井(N-well)中多了一個做為觸發端的N+擴散區。當觸發電流從此觸發端流出則會觸發該矽控整流器進入閉鎖狀態。圖1(a)和1(b)中的虛線所表示的是p型和n型基體觸發矽控整流器在觸發後所形成的電流路徑。

在此種保護電路架構下，堆疊二極體的數目是和積體電路在應用上的最高供應電壓(power supply voltage)有關。為了要避免電路正常運作下可能發生的閉鎖現象，整體靜電放電防護電路的持有電壓(holding voltage, Vh)必須要大於最高供應電壓。對於帶有k個堆疊二極體的基體觸發矽控整流器來說，整體的持有電壓可表示為:

Vh=Vh_SCR + k ´ VD

其中Vh_SCR是單一p型或n型基體觸發矽控整流器的持有電壓(~1.35V)，VD是單一二極體在順向偏壓(forward-biased)條件下的導通電壓(cut-in voltage, ~0.6V)。

在0.25微米以自行校準矽化處理(self-aligned silicide, salicide)互補式金氧半導體製程中，本文實際設計並製造出了帶有不同堆疊二極體數目的p型和n型基體觸發矽控整流器。圖2(a)和2(b)所顯示的為單獨的p型和n型基體觸發矽控整流器在直流偏壓下的電流電壓特性曲線，圖2(a)和2(b)內的插圖分別是其相對應的實驗量測設置。我們另外將p型和n型基體觸發矽控整流器的切換電壓和基體觸發或井觸發(well-triggered)電流的關係整理在圖3(a)和3(b)中。當p型基體觸發矽控整流器沒有外加基體觸發電流時，則它必須透過N型井和P型基體(P-substrate)間的接面崩潰(junction breakdown)機制才會導通，和傳統的橫向矽控整流器的導通機制相同。在圖3(a)中可以發現，當外加基體觸發電流為零時，p型基體觸發矽控整流器的切換電壓高達22V。但是，當外加基體觸發電流等於5mA時，p型基體觸發矽控整流器的切換電壓會降低到9V; 再者，如果持續增加基體觸發電流到8mA，p型基體觸發矽控整流器的切換電壓會降低到只有1.85V。也就是說，如果有外加觸發電流流入p型觸發端時，p型基體觸發矽控整流器可以不用透過接面累增崩潰機制就可進入導通狀態。n型基體觸發矽控整流器在這方面也具有和p型基體觸發矽控整流器相類似的特性，唯一不同的是n型基體觸發矽控整流器的井觸發電流是要從N型井中流出，而p型基體觸發矽控整流器的基體觸發電流是流入P型基體內的。

具有較低切換電壓的p型或n型基體觸發矽控整流器可以有較快的導通速度，能夠更快地排放靜電放電電流，這對我們所提出應用在深次微米互補式金氧半導體製程中的靜電放電防護元件而言是一個非常好的特性。另外，圖4為p型基體觸發矽控整流器和堆疊二極體所組成的靜電放電防護電路的整體持有電壓和堆疊二極體數目及溫度的關係，可以發現，隨著堆疊二極體數目增加靜電放電防護電路的整體持有電壓也隨著增加。但是持有電壓卻會因為溫度的上昇而稍微的減低，主要是因為在矽控整流器中的寄生雙載子電晶體的電流增益值會隨著溫度升高而增大。在2.5V互補式金氧半導體的積體電路中，為了應用上的安全考量，p型或n型基體觸發矽控整流器必須要搭配兩個以上的堆疊二極體一起使用才可以在電路正常運作下避免閉鎖現象的發生。

III. 靜電放電防護電路設計

A. 輸入/輸出端的靜電放電防護設計

圖5為利用互補式基體觸發矽控整流器做為輸入/輸出端的靜電放電防護電路。其中p型基體觸發矽控整流器的p型觸發端連接到反相器1(inverter, inv_1)的輸出，n型基體觸發矽控整流器的n型觸發端連接到反相器2(inverter, inv_2)的輸出。反相器1和2的輸入分別透過電阻接到VDD和VSS，這個電阻一般建議使用N+擴散區所寄生的電阻，如此可避免天線效應(antenna effect)[10] 對閘極氧化層之破壞。在反相器1的輸入端到VSS和反相器2的輸入端到VDD之間也加上電容，這個電容可以利用反相器輸入端的寄生電容來實現。在正常電源供應的電路操作條件下，反相器1的輸入端會偏壓在VDD的電位，因此，反相器1內的NMOS會導通而將反相器1的輸出偏壓在VSS的電位。在這偏壓條件下，p型基體觸發矽控整流器的p型觸發端會偏壓在VSS的電位，所以p型基體觸發矽控整流器在正常電路操作條件下是不會導通的。在相同的電源供應操作條件下，反相器2的輸入端會偏壓在VSS的電位，因此，反相器2內的PMOS會導通而將反相器2的輸出偏壓在VDD的電位。在這偏壓條件下，n型基體觸發矽控整流器的n型觸發端會偏壓在VDD的電位，所以n型基體觸發矽控整流器在正常電路操作條件下是不會導通的。

在對VSS做正的(positive-to-VSS)靜電放電測試條件下，反相器1的輸入端會由於先前電源浮接(floating)而保持在零電位，而當正的靜電能量加到焊墊(pad)上時，反相器1內的PMOS會導通而使反相器1的輸出端電位被靜電能量充高，而產生觸發電流流進p型基體觸發矽控整流器的p型觸發端，p型基體觸發矽控整流器會因此觸發電流而導通，於是靜電放電電流便會由焊墊透過導通的p型基體觸發矽控整流器和順偏的堆疊二極體而流到VSS。在此保護電路中，電阻電容時間常數(RC time constant)必須能確保反相器1的輸入端在靜電放電條件下還是維持在較低的電壓準位。相似地，在對VDD做負的(negative-to-VSS)靜電放電測試條件下，反相器2的輸入端初始電壓也保持在零電位，而當負的靜電能量加到焊墊上時，反相器2內的NMOS會導通而使反相器2的輸出端電位被靜電能量拉低，因而使觸發電流流出n型基體觸發矽控整流器的n型觸發端，n型基體觸發矽控整流器會因此觸發電流而導通，於是靜電放電電流便會由接地的VDD端透過導通的n型基體觸發矽控整流器和順偏的堆疊二極體而流到焊墊。此堆疊二極體主要是用來增加該防護電路整體的持有電壓，以避免在電路正常運作的情形下發生閉鎖現象。藉由改變堆疊二極體的數目，可以改變整體靜電放電防護電路的持有電壓以符合不同的電路應用。

圖6則是另一種利用互補式基體觸發矽控整流器做為輸入/輸出端的靜電放電防護電路設計。當對VSS有一正的靜電能量加到圖6的焊墊時，在焊墊上正的瞬間電壓會透過電容C1耦合到NMOS (Mn)的閘級，因此Mn會導通並引導一部分靜電電流進入p型基體觸發矽控整流器的p型觸發端，所以p型基體觸發矽控整流器會導通，於是靜電放電電流便會由焊墊透過導通的p型基體觸發矽控整流器和順偏的堆疊二極體而流到VSS端。當對接地的VDD有一負的靜電能量加到圖6的焊墊時，在焊墊上負的瞬間電壓會透過電容C2耦合到PMOS (Mp)的閘級，因此Mp會導通並引導一部分靜電電流進出n型基體觸發矽控整流器的n型觸發端，所以n型基體觸發矽控整流器會導通，於是靜電放電電流便會由接地的VDD端透過導通的n型基體觸發矽控整流器和順偏的堆疊二極體而流到焊墊。在圖6中，電阻電容乘積值必須適當調整，在正常電路運作條件下，透過電容耦合到Mn或Mp閘級的電壓小於Mn或Mp的導通臨界電壓(threshold voltage);在靜電放電條件下，透過電容耦合到Mn或Mp閘級的電壓必須要大於Mn或Mp的導通臨界電壓。

B. 電源線間的靜電放電防護設計

除了做為輸入/輸出端的靜電放電防護電路外，p型或n型基體觸發矽控整流器也可以應用在電源線間的靜電放電防護電路。圖7(a)和7(b)分別為以帶有堆疊二極體的p型和n型基體觸發矽控整流器做為VDD到VSS間的靜電放電箝制電路。其中由電阻、電容和反相器所組成的靜電偵測電路的功能和應用在圖5中的靜電偵測電路相似，唯一不同的是，電阻電容時間常數必須設計在約1微秒(ms)的範圍內以分辨VDD電源開啟的訊號[上升時間約為毫秒(~ms)]和靜電放電的訊號[上升時間約為奈秒(~ns)][11]。在VDD電源開啟的轉變過程中(從低電位到高電位)，由於圖7(a)中反相器的輸入端可以即時地跟上VDD的訊號，因此反相器的輸出端會保持在零電位，如此一來便不會有觸發電流流入p型基體觸發矽控整流器的p型觸發端，p型基體觸發矽控整流器和堆疊的二極體串便會維持在關閉狀態而不影響內部電路的運作功能。

當一正的靜電能量加到VDD端且VSS端接地時，由於電阻電容時間延遲效應會使得反相器的輸入端維持在低的電壓一段相對較長的時間，一旦加在VDD端上靜電的能量比反相器輸入端的電位高一個臨界電壓值，反相器內的P型通道金氧半電晶體便會導通，而傳導一部分靜電放電電流去觸發p型基體觸發矽控整流器，一但p型基體觸發矽控整流器導通，靜電放電所產生的電流被會由VDD透過p型基體觸發矽控整流器和堆疊的二極體串而流到VSS。只要具備適當的靜電偵測電路，p型基體觸發矽控整流器可以很快地導通來排放靜電放電所產生的電流。

在圖7(b)中，在正常VDD電源開啟的轉變過程中，反相器1的輸入端會偏壓於VDD，所以反相器1的輸出端(也就是反相器2的輸入端)將會偏壓於零電位，於是反相器2的輸出端會保持在VDD的電壓，n型基體觸發矽控整流器和堆疊的二極體串便會維持在關閉狀態，而不影響內部電路的運作功能。然而，當正的靜電能量加到VDD端時，電阻電容時間延遲效應會使得反相器1的輸入端維持在低的電壓一段相對較長的時間，於是反相器1的輸出端(也就是反相器2的輸入端)將會因靜電能量而充電到高電位，此時反相器2的輸出端仍然維持在低電位，於是便會觸發n型基體觸發矽控整流器，只要n型基體觸發矽控整流器導通，靜電放電所產生的電流被會由VDD透過n型基體觸發矽控整流器和堆疊的二極體串而流到VSS。因此，可以提供快速有效且沒有閉鎖問題的電源線間靜電放電防護設計。

IV. 實驗結果

A. 靜電放電耐受度

本文所提出做為輸入/輸出端及電源線間的靜電放電防護元件及電路，已在0.25微米自行校準金屬矽化處理互補式金氧半導體製程中製作完成。圖8(a)和8(b)分別為具有二個堆疊二極體的p型基體觸發矽控整流器，以及帶有三個堆疊二極體的n型基體觸發矽控整流器的佈局上視圖，p型和n型基體觸發矽控整流器在本實驗中是採完全金屬矽化(fully silicided)的結構，因此和一般互補式金氧半導體的製程步驟是相符合的，不需要額外的製程修正，例如增加阻隔金屬矽化物(silicide-blocking)的光罩。p型和n型基體觸發矽控整流器的元件尺寸為20微米×21微米，而每個二極體陽極的佈局尺寸為30微米×3微米。在本次實驗中，針對帶著不同二極體數目的基體觸發矽控整流器之靜電放電防護電路，進行人體放電模式(human-body-model, HBM)及機械放電模式(machine-model, MM)的靜電放電耐受度測試，圖9為靜電放電耐受度測試的結果。靜電放電在保護元件上所產生的功率消耗可以表示為:Power=IESD×Vh，也就是說人體放電模式和機械放電模式的靜電放電耐受度會隨著堆疊二極體數目的增加而減少，對操作電壓為2.5V的電路而言，本文所設計的靜電放電防護電路需要串接兩個堆疊二極體，使其在125oC的溫度下不會有閉鎖現象，而在這個條件下的防護電路，它的人體放電模式(機械放電模式)的靜電放電耐受度仍然可以大於8kV (650V)。相比之下，在相同的0.25微米互補式金氧半導體製程中，有利用阻隔金屬矽化物光罩的閘級接地N型通道金氧半電晶體(gate-grounded NMOS)必須要消耗25.8微米×60微米這麼大的佈局面積，卻只能達到3.5kV的靜電耐受度。

B. 導通驗證

為了要調查由p型基體觸發矽控整流器所組成的靜電放電防護電路的導通效率，本文設計實驗量測設置如圖10(a)所示，以量測基體觸發矽控整流器導通所需的時間。圖10(b)到10(f)為在時域(time domain)上所量測的結果，其中V_anode (V_trigger)是在圖10(a)中p型基體觸發矽控整流器的陽極端(觸發端)所量到的電壓波形。p型基體觸發矽控整流器的陽極透過一個47歐姆的電阻接到5V的電壓源，該電阻的作用是用來限制當p型基體觸發矽控整流器導通時由電源供應器突然流出的大電流。把具有400ns的脈衝寬度和10ns上升時間的電壓脈衝施加在觸發端，當施加在觸發端的電壓脈衝為1V時，V_anode並沒有明顯的變化如圖10(b)所示，所以p型基體觸發矽控整流器基本上至少具有1V的基體雜訊限度(noise margin)。然而，當脈衝電壓升高到2V時，p型基體觸發矽控整流器會被觸發而進入閉鎖狀態如圖10(c)所示，而且在p型基體觸發矽控整流器結構中順偏的P+觸發端到陰極(cathode)接面會使施加的2V電壓波形的整個振幅(full swing)受到壓抑。在2V電壓脈衝觸發結束後，V_anode仍然會停留在2.5V的低電壓準位，這意味著p型基體觸發矽控整流器成功地導通且提供一低阻抗的電流路徑將電流從其陽極至陰極快速地排放。p型基體觸發矽控整流器進入閉鎖狀態所需要的導通時間可以由陽極波形在下降處(falling edge)的局部放大圖得知，而這些在不同觸發電壓脈衝下的局部放大圖顯示在圖10(d)到圖10(f)，在這些圖中，可以發現當觸發電壓從1.5V增加到4V時，p型基體觸發矽控整流器所需的導通時間會從27.4ns降到7.8ns，導通速度增快了3~4倍。這些量測結果也再次證實了本篇論文所提出的新穎性靜電放電防護電路，確實可以更快速地導通來排放靜電放電電流，所以只要有足夠的基體偏壓，本文所提出的防護電路可以為內部電路(internal circuit)提供更有效的防護。

電阻、電容及反相器所組成的靜電放電偵測電路的功能亦被驗證於圖11中的波形，當一個具有5V振幅和10ns上升時間用來模擬靜電放電暫態的電壓脈衝加到圖7(a)中的VDD端時，可以發現5V (rise time=10ns)的電壓脈衝會明顯的衰減並且被p型基體觸發矽控整流器箝制在1.6V處，圖11為其測試後的電壓波形，在這部分的測試中，圖7(a)中的VDD到VSS間我們只放了單獨的p型基體觸發矽控整流器。相反地，當具有1ms上升時間的電壓脈衝加到VDD端時，外加的5V(rise time=1ms)電壓波形卻沒有任何的衰減，此部分的結果同樣也顯示在圖11中。因此，由p型基體觸發矽控整流器和靜電放電偵測電路所組成的靜電放電防護電路在正常電路操作條件下會保持在關閉狀態，不會對內部電路造成任何干擾。

為了驗證由電阻、電容、反相器及帶有不同堆疊二極體數目的p型基體觸發矽控整流器所組成的靜電放電防護電路的特性，我們在圖7(a)中VDD端加上一個具有400ns脈衝寬度和10ns上升時間的電壓脈衝且VSS端接地，用來模擬靜電放電的情況。在圖12中，施加在VDD端0到5V的電壓脈衝會被帶有0(2)個堆疊二極體的p型基體觸發矽控整流器箝制在1.6V(3.2V)的電壓準位，隨著堆疊二極體數目的增加，在VDD端所箝制的電壓也隨著增加。利用這種測試方法，也可以驗證輸入/輸出端靜電放電防護電路的導通效率。圖13(a)是圖5中靜電放電防護電路的輸入/輸出端所量測到的箝制電壓波形，在輸入/輸出端對接地的VDD施加的0到-5V電壓脈衝會被圖5靜電放電防護電路中的n型基體觸發矽控整流器(沒有堆疊的二極體)箝制在-1.6V的電壓準位。圖13(b)則是在圖6中靜電放電防護電路的輸入/輸出端對VSS施加0到7V的電壓脈衝時所量測到的波形，可以發現圖6中的Mn會先導通而傳導一部分電流去觸發p型基體觸發矽控整流器，之後p型基體觸發矽控整流器會導通而將電壓箝制在1.6V，這些測量結果都實際證實了本文所提出之靜電放電防護電路的效能及可行性。

V. 結論

由本文所提出之具有堆疊二極體的互補式基體觸發矽控整流器，和靜電放電偵測電路，所組成的靜電放電防護電路具有可調整的切換電壓、可控制的持有電壓、更快的導通速度、較小的佈局面積、和較大的靜電放電耐受度等優點，因此利用深次微米互補式金氧半導體製程所生產的積體電路提供非常有效的靜電放電防護。因本文設計是有極高的靜電放電防護能力，且具有高度工業應用價值，本文之設計已經經由科學園區最知名半導體公司提出專利申請中。

參考文獻

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Figure Captions

圖1. (a)帶有堆疊二極體的p型基體觸發矽控整流器及(b)帶有堆疊二極體的n型基體觸發矽控整流器的元件結構。

圖2. (a)p型及(b)n型基體觸發矽控整流器的實驗量測設置及量測到的元件直流電流-電壓特性曲線。

圖3. (a)p型基體觸發矽控整流器的切換電壓和基體觸發電流的關係，(b)n型基體觸發矽控整流器的切換電壓和井觸發電流的關係。

圖4. 帶有堆疊二極體的p型基體觸發矽控整流器的整體持有電壓和堆疊二極體數目及溫度的關係。

圖5. 利用互補式基體觸發矽控整流器做為輸入/輸出端的靜電放電防護電路。

圖6. 另一種利用互補式基體觸發矽控整流器做為輸入/輸出端的靜電放電防護電路。

圖7. 帶有堆疊二極體的(a)p型和(b)n型基體觸發矽控整流器做為VDD到VSS電源線間的靜電放電箝制電路。

圖8. (a) 帶有二個堆疊二極體的p型基體觸發矽控整流器以及(b) 帶有三個堆疊二極體的n型基體觸發矽控整流器的佈局上視圖。

圖9. 人體放電模式及機械放電模式靜電耐受度測試結果。

圖10. (a)實驗裝置。在(b)1V及(c)2V電壓觸發下，於p型基體觸發矽控整流器的陽極端及觸發端所量測的電壓波形。當p型基體觸發矽控整流器的觸發端外加(d)1.5V，(e)2V及(f)4V下，陽極端波形在下降邊緣的局部放大圖。

圖11. 在VDD到VSS電源線間的靜電放電箝制電路中的靜電偵測電路的功能驗證。

圖12. 驗證圖7(a)電源線間靜電放電箝制電路在不同堆疊二極體數目下導通特性的量測波形。

圖13. (a)在圖5電路中輸入/輸出端施加0到-5V的電壓脈衝後所得到的箝制電壓波形，(b) 在圖6電路中輸入/輸出端施加0到7V的電壓脈衝後所得到的箝制電壓波形。

(a)

(b)

圖1. (a)帶有堆疊二極體的p型基體觸發矽控整流器及(b)帶有堆疊二極體的n型基體觸發矽控整流器的元件結構。

(a)

(b)

圖2. (a)p型及(b)n型基體觸發矽控整流器的實驗量測設置及量測到的元件直流電流-電壓特性曲線。

(a)

(b)

圖3. (a)p型基體觸發矽控整流器的切換電壓和基體觸發電流的關係，(b)n型基體觸發矽控整流器的切換電壓和井觸發電流的關係。

圖4. 帶有堆疊二極體的p型基體觸發矽控整流器的整體持有電壓和堆疊二極體數目及溫度的關係。

圖5. 利用互補式基體觸發矽控整流器做為輸入/輸出端的靜電放電防護電路。

圖6. 另一種利用互補式基體觸發矽控整流器做為輸入/輸出端的靜電放電防護電路。

(a)

(b)

圖7. 帶有堆疊二極體的(a)p型和(b)n型基體觸發矽控整流器做為VDD到VSS電源線間的靜電放電箝制電路。

(a)

(b)

圖8. (a) 帶有二個堆疊二極體的p型基體觸發矽控整流器以及(b) 帶有三個堆疊二極體的n型基體觸發矽控整流器的佈局上視圖。

圖9. 人體放電模式及機械放電模式靜電耐受度測試結果。

(a)                                 (b)

(c)                                 (d)

(e)                                 (f)

圖10. (a)實驗裝置。在(b)1V及(c)2V電壓觸發下，於p型基體觸發矽控整流器的陽極端及觸發端所量測的電壓波形。當p型基體觸發矽控整流器的觸發端外加(d)1.5V，(e)2V及(f)4V下，陽極端波形在下降邊緣的局部放大圖。

圖11. 在VDD到VSS電源線間的靜電放電箝制電路中的靜電偵測電路的功能驗證。

圖12. 驗證圖7(a)電源線間靜電放電箝制電路在不同堆疊二極體數目下導通特性的量測波形。

(a)

(b)

圖13. (a)在圖5電路中輸入/輸出端施加0到-5V的電壓脈衝後所得到的箝制電壓波形，(b)在圖6電路中輸入/輸出端施加0到7V的電壓脈衝後所得到的箝制電壓波形。