積體電路產品之閂鎖效應測試方法

(Latchup Testing for Integrated Circuits)

柯明道、彭政傑*

奈米電子與晶片系統實驗室
交通大學電子研究所

系統晶片佈局工程部
工業技術研究院系統晶片技術發展中心

摘要：

互補式金氧半導體(complementary metal-oxide-semiconductor, CMOS)製程，是現今積體電路產品所採用的主流製程。閂鎖效應(latchup, LU)則是互補式金氧半導體元件中，寄生矽控整流器(silicon-controlled rectifier, SCR)被觸發導通後，所引發的正迴授過電流(over current)現象。過電流的持續增加將使積體電路產品燒燬。早在1980年代，閂鎖效應就已經在不同的製程及不同的產品應用上被廣泛地研究。並且，EIA/JEDEC協會在1997年也制訂出了半靜態(quasi-static)的閂鎖效應測量標準。近年來的研究發現，暫態雙極性觸發源(transient bipolar trigger source)將比靜態單極性觸發源(static uni-polar trigger source)更容易觸發導通積體電路內寄生之矽控整流器。這些發現使得閂鎖效應再次引起相關領域從業人員的注意。本文針對閂鎖效應的測試方法作廣泛的介紹與比較，希望對相關從業人員有所幫助。

CMOS (complementary metal-oxide-semiconductor) process is still the main stream for the fabrication of the IC (integrated circuits) products. When the parasitic SCR (silicon-controlled rectifier) devices have been triggered on, the CMOS IC would be in the latchup state, and might be burned out by the induced over current. As a reliability problem, latchup phenomenon has been discussed for varied process technologies in the early 1980. In 1997, the quasi-static latchup test standard has been released by EIA/JEDEC according to the prior research results. In the past several years, the transient-induced latchup phenomenon has been discovered to be more critical to the CMOS IC products than the quasi-static triggered latchup event. This makes people to focus on the latchup phenomenon again. Both the quasi-static latchup and the transient-induced latchup test methods are discussed in this paper. Hope this could be helpful for the industries.

關鍵字： 閂鎖效應(latchup, LU)，暫態觸發閂鎖效應(transient-induced latchup, TLU)，互補式金氧半導體(complementary metal-oxide-semiconductor, CMOS)，矽控整流器(silicon-controlled rectifier, SCR)。

一、閂鎖效應簡介 (Introduction)

閂鎖效應(latchup, LU)是互補式金氧半導體(complementary metal-oxide- semiconductor, CMOS)積體電路(integrated circuits, ICs)在產品可靠度(product reliability) 上可能發生的特有現象。它的發生，會使電路元件進入一種低阻抗(low impedance)、高電流高能量的操作狀態，並進一步產生熱跳脫(thermal runaway)的情形，致使積體電路產品燒燬(burned out)。

A. 閂鎖效應原理 (Principle of Latchup Phenomenon)

在互補式金氧半導體製程的矽晶片(silicon chip)上，同時存在著若干的P型及N型電晶體(PMOS and NMOS)。因此，在電源線(power bus, VDD)與接地線(ground bus, GND)之間，必定存在著若干寄生P-N-P-N (P+-NW-Psub-N+)結構的矽控整流器(silicon-controlled rectifier, SCR)元件。如圖一所示，矽控整流器是由以下的結構所組成，(1) N型井區中接至VDD的P+區域，(2) N型井區，(3) P型基底或P型井區，(4) P型基底或P型井區中接至VSS的N+區域。當寄生的矽控整流器被觸發導通，使得寄生NPN及PNP電晶體進入正迴授、低阻抗的狀態時，即使觸發源(trigger source)已被移除，寄生的矽控整流器依然會維持在閂鎖狀態，而無法自行解除。矽晶片上因閂鎖效應所引發的過電流(over current)往往容易造成元件的燒燬。矽控整流器的觸發源可能是過電壓、過電流訊號、變動迅速的電壓或電流訊號、或是任何不正常的狀態 [1]-[4]。

B. 積體電路產品遭受閂鎖效應破壞的實際例子 (Example of Latchup Failure)

圖二所示，是一個1.0-μm 12V/5V高壓製程積體電路產品遭受閂鎖效應破壞的實例。由於閂鎖效應一旦被觸發後，只要電源一直未被移除，過電流的現象就會一直存在，致使產品上的電路元件燒燬。

圖二(a)所示，為前述高壓製程積體電路產品因閂鎖效應而燒燬之後，在掃描式電子顯微鏡(scanning electron microscopy, SEM)下所觀察到的情形。照片上半部連結到VDD的是N型井區中的P型金氧半導體電晶體(PMOS)，下半部連結到VSS的則是P型井區中的N型金氧半導體電晶體(NMOS)。圖二(b)則是追蹤圖二(a)元件所在位置後，在佈局檔案上所找到相對應位置的佈局圖形。在這個例子裡，P型及N型電晶體元件，其通道寬度/通道長度的大小尺寸均為300μm/3μm，所佔的總佈局面積為85μm x 173μm。在此例中，閂鎖效應的發生是藉由閂鎖效應模擬器(latchup simulator)產生的電流訊號所觸發。由圖二(a)的照片可觀察到，閂鎖效應一旦發生後，電路元件被破壞的面積是很廣的一個區域，並不如靜電放電(electrostatic discharge, ESD)事件對電路元件所造成的傷害，通常只是比接觸窗(contact hole)略大範圍的局部面積。

二、閂鎖效應測試方法及相關工業標準 (Latchup Test Methods & Standards)

為了建立一個標準的量測方法及程序，以客觀地評量積體電路產品對閂鎖效應的耐受程度，制訂一個具有公信力的工業標準，藉以提供一個相同規格的衡量標準，就成了一件很重要的事。目前在閂鎖效應測試方法的標準制訂上，有以下的組織機構制訂出了具公信力的工業標準 [5]-[7]：(1) 電子工業聯盟/聯合電子元件工程協會(Electronic Industries Alliance / Joint Electron Device Engineering Council, EIA/JEDEC)，(2) 美軍防護部門(Department of Defense, US Military)，及(3) 美國汽車電子協會(Automotive Electronics Council)。其中，美軍所制訂的MIL-STD-883微電子標準的E版本中明確說明：“Latchup shall be performed in accordance with JEDEC-STD-17 dated August 1988.”。而美國汽車電子協會在新版的工業標準中也作如此描述：“Replaced CDF-AEC-Q100-004 with the JEDEC IC Latch-up Test specification EIA/JESD78.”。所以，閂鎖效應的工業標準成了以EIA/JEDEC所制訂的標準為依歸的情形。

近年來，美國靜電放電協會(ElectroStatic Discharge Association, ESDA)致力於暫態觸發閂鎖效應測試工業標準的研究與經驗彙集，並於2000年一月公佈了一份技術報告 [8]。在這份報告中，詳細描述了在過去幾年中，暫態觸發閂鎖效應測試方法與設備需求規格的演進。相信在未來的閂鎖效應測試方法上，暫態觸發閂鎖效應的測試將扮演重要的角色。

三、半靜態閂鎖效應測試 (Quasi-static Latchup Test, EIA/JESD78)

EIA/JEDEC協會於1997年公布了一個半靜態的閂鎖效應測試方法(EIA/JESD78, quasi-static latchup test method)，用以決定產品的閂鎖效應特性，並定義閂鎖效應的失效判定標準(failure criteria) [5]。根據EIA/JESD78的定義，閂鎖效應是一個元件在這個測試方法下，電性失效的特性。其包含正負電流觸發(positive/negative current trigger)測試，以及過電源電壓(Vsupply overvoltage)測試。EIA/JESD78標準之所以會被稱作「半靜態」的閂鎖效應測試方法，是因為這個測試方法中包含了在VDD電源線上加一個特定過電壓電位的測試。這個過電壓電位訊號將會使得VDD電源線上，出現短暫的暫態電流及電位變化。

閂鎖效應的測試流程如 圖三所示。在進行產品的閂鎖效應的電流觸發及過電源電壓測試時，需準備至少六個在同樣製程條件下生產出來的樣品當作待測元件(device under test, DUT)。如果樣品數量夠多，也可以為電流觸發及過電源電壓測試各準備六個樣品待測元件。而這六個待測樣品，必須經過自動測試儀器(automated test equipment, ATE)的驗證，確認皆符合元件規格書上的規格數值。由於待測元件是放置在積體電路腳座(IC socket)上進行閂鎖效應測試，在測試前，應該先檢查腳座上的各腳位是否有開路(open)或是接線錯誤的情形。

在確定待測元件及積體電路腳座都沒有問題後，就可以開始進行閂鎖效應的電流觸發測試了。若待測元件未能通過電流觸發測試，則必須終止測試、記錄下此待測元件所能耐受的最大電流觸發訊號，並判定這個樣品未通過閂鎖效應測試。如果待測元件通過了電流觸發測試，則可以繼續進行過電壓測試的部分。同樣地，若待測元件未能通過電壓觸發測試，則必須記錄下此待測元件所能耐受的最大過電壓觸發訊號。如果待測元件通過了過電壓測試，必須再次經過自動測試儀器的測試，確認皆符合元件規格書上的需求說明後，才能判定為通過EIA/JESD78的閂鎖效應測試。

待測元件應依照 表一所列測試條件，並在 表二的觸發波形規格下，逐一進行閂鎖效應測試。所有待測元件上的未接(no connect, NC)腳位在測試過程中，應該保持浮接(floating)的狀態。除了未接腳位及時序相關腳位外，待測元件上的其他所有腳位均應接受閂鎖效應的測試。輸入、輸出、及雙向輸出入腳位應接受電流觸發測試；電源腳位則應接受過電源電壓測試。雙向輸出入腳位應在各種可能的操作狀態(operating states)下，或最差的操作狀態下(一般而言，為高阻抗狀態)測試。

動態元件的測試應依下列方式進行。在正常操作狀態下，若待測元件具有時序腳位、或其他時間相關訊號的輸入，待測元件的閂鎖效應測試仍可在靜態下進行。若待測元件在靜態下的電源電流(Isupply)並不穩定，或者容易被觸發進入閂鎖效應狀態時，則在進行閂鎖效應測試時，也可以接上時序腳位、或其他時間相關控制訊號。

除非有特別說明，否則，用以提供待測元件一個穩定狀態的時序腳位、及其他時間相關控制訊號腳位，在有接外部訊號的狀態下，不應作閂鎖效應的測試。待測元件供應商應該將閂鎖效應測試的設定狀態記錄在測試報告中。

當待測元件過於複雜，使得想將所有最差狀態下的輸出入腳位組合，都拿來作閂鎖效應測試是不實際的事時，待測元件的閂鎖效應測試安排，應以工程的觀點，判斷出典型的操作狀態進行測試。當某個輸出入腳位不能在高阻抗狀態下測試時，這個腳位就應該被接到一個存在的特定邏輯電位，以進行閂鎖效應測試。

不能被測試的腳位，及未能被完全測試到的腳位，應該被適當地記錄在測試報告中。在閂鎖效應測試完後，所有的元件必須通過測試標準中所定義的故障判定標準。

A. 電流觸發測試 (I-Test)

電流觸發測試應依下列步驟完成：

待測元件應依圖三的測試流程、 圖四的測試電路接線、表一、及表二所標示的測試狀態設定及波形規格作進行電流觸發測試。
待測元件的腳位中，並非用作起始狀態設定的所有輸入腳位(包含在輸入或高阻抗狀態的輸出入雙向腳位)應該依元件規格書上的最高邏輯準位給定電源訊號，以進行電流觸發測試。被用作起始狀態設定的輸入腳位應在它們被定義的狀態下進行測試(如：被接至高邏輯準位以設定待測元件起始狀態的腳位，只能在高邏輯準位下被測試。)。待測元件需在測試溫度下達到穩定狀態。每一個Vsupply電源輸入腳位的正常操作電流值Isupply都應該在測試前先量得。
依表一及表二的規範，將正電流觸發訊號加至待測腳位。
在移開觸發訊號後，將待測腳位回復至原來未加觸發訊號的狀態，並量測各電壓源Vsupply輸入腳位的電流值Isupply。如果有任何一個電流值，大於或等於故障判定標準值，則判定閂鎖效應已經發生。此時應將電源訊號自待測元件上移開。如果閂鎖效應已經發生，則立即停止測試，並判定此待測元件並未通過閂鎖效應測試。另取一個新的待測元件，重新開始自步驟一的測試。
若閂鎖效應並未發生，在經過一段如表二所示，必要的冷卻時間(cool-down time)後，對所有待測腳位重複步驟三及步驟四的測試。(需注意步驟二中的例外情形)
包含輸出入雙向腳位，對所有的輸入腳位重複步驟二至步驟五的測試。在輸入狀態或是高阻抗狀態、並非用作待測元件起始狀態設定的雙向輸出入腳位，應接至元件規格書中的最低邏輯準位。
在進行負電流觸發測試時，非用作對輸出入腳位起始狀態設定的輸入腳位(包含在輸入狀態或高阻抗狀態下的雙向輸出入腳位)，應接至元件規格書中的最高邏輯準位。(需注意步驟二中的例外情形)
將低於接地電位的負電流觸發訊號(如表一中所描述，並參考表二中定義的脈波寬度)加至待測腳位。
在移開觸發訊號後，將待測腳位回復至原來未加觸發訊號的狀態，並量測各電壓源Vsupply輸入腳位(或腳位群組)的電流值Isupply。如果有任何一個電流值，大於或等於故障判定標準值，則判定閂鎖效應已經發生。此時應將電源訊號自待測元件上移開。如果閂鎖效應已經發生，則立即停止測試，並判定此待測元件並未通過閂鎖效應測試。另取一個新的待測元件，重新開始自步驟一的測試。
若閂鎖效應並未發生，在經過一段如表二中所示的必要的冷卻時間(cool-down time)後，對所有待測腳位重複步驟八及步驟九的測試。
在所有並非用作待測元件起始狀態設定的輸入腳位(包含在輸入狀態或高阻抗狀態下的雙向輸出入腳位)接至元件規格書中的最低邏輯準位的狀況下，重複步驟八至步驟十。(需注意步驟二中的例外情形)

B. 過電源電壓觸發測試 (Vsupply Overvoltage Test)

每一個(群組)電源電壓腳位均應通過如下所述的過電源電壓觸發測試。為了提供一個真實的閂鎖效應測試環境，在正常操作狀態下，接至高邏輯準位的輸入腳位，在進行過電壓測試時，應該仍接至定義在元件規格書中的高邏輯準位。如果此輸入腳位的電壓準位不足高邏輯準位所需的電壓，待測元件的訊號有可能因而轉態，使得電源電流Inom因而改變，閂鎖效應的測試結果將受到影響。若在輸入腳位的電位降低至高邏輯準位的規格之外，發生了閂鎖效應測試判定失敗的情形，則需判斷是否是真的發生了閂鎖效應，還是因為邏輯轉態所造成的狀態。

待測元件應依照圖三的測試流程、 圖五的測試電路接線、表一、及表二所標示的測試狀態設定及波形規格，對電源腳位Vsupply進行過電壓測試。
將待測元件的電源腳位連接至最高邏輯準位。並非用作起始狀態設定的所有的輸入腳位(包含在輸入或高阻抗狀態的輸出入雙向腳位)應接至元件規格書中的最高邏輯準位。用作起始狀態設定的輸入腳位應在它們定義的狀態下進行測試。(如：被接至高邏輯準位以設定待測元件起始狀態的腳位，只能在高邏輯準位下被測試。)讓待測元件在測試溫度下穩定。此時需量測每個電源接腳(或群組)的電流大小。
依照表一及表二的說明，將過電壓觸發訊號加至待測電壓源腳位(群組)。
在移開觸發訊號後，將待測腳位回復至原來未加觸發訊號的狀態，並量測各電壓源Vsupply輸入腳位(或群組)的電流值Isupply。如果有任何一個電流值，大於或等於故障判定標準值，則判定閂鎖效應已經發生。此時應將電源訊號自待測元件上移開。如果閂鎖效應已經發生，則立即停止測試，並判定此待測元件並未通過閂鎖效應測試。另取一個新的待測元件，重新開始自步驟一的測試。
若閂鎖效應並未發生，在經過一段如表二中所示的必要的冷卻時間(cool-down time)後，對所有待測腳位重複步驟二到步驟四的測試。非用作對輸出入腳位起始狀態設定的輸入腳位(包含在輸入狀態或高阻抗狀態下的雙向輸出入腳位)，應接至元件規格書中的最低邏輯準位。(需注意步驟二中的例外情形)
重複步驟二到步驟五的測試，直到每一個電壓源腳位(群組)都經過測試。

C. 故障判定標準 (Failure Criteria)

待測元件若未能符合以下任一情況，則判定為未通過閂鎖效應測試。

待測元件未通過以下標準：(1) 表一中所列故障判定標準，(2) 特殊的判定標準，待測元件供應商應提供相關規格。
在完成測試後，待測元件的電路或元件功能喪失，不能達到元件規格書中所載規格。

以下測試條件若與EIA/JESD78測試標準中所定義的規格不同時，應於採購文件中詳細註明：(1) 測試溫度(室溫、元件能耐受最大溫度)，(2) 待測元件樣品數，(3) 觸發測試條件，(4) 故障判定標準，(5) 元件起始條件。

四、暫態觸發閂鎖效應測試 (Transient-induced Latch-up Test)

有別於EIA/JESD78的半靜態閂鎖效應測試，暫態觸發閂鎖效應測試提供了一個動態非破壞性的測試方法。它捨棄了原本EIA/JESD78對輸出入腳位的電流觸發測試，改而專注於電源線與接地線間的過電壓電源觸發測試。在電源線上，電壓觸發訊號所引起的電位變化，會引發N型井區與P型基底間逆偏接面電容的遷移電流(displacement current)。這個遷移電流被導入基底後，就會形成矽控整流器的觸發源，進而可能導通矽控整流器、引發閂鎖效應。更重要的是，電源線分佈在整個晶片區域上，不管是外部輸出入元件(I/O cells)、還是內部核心元件(core circuits)，都必定接至其附近的電源線。這意味著暫態觸發的閂鎖效應測試，可能會觸發任意若干個存在的矽控整流器。所以其對整個晶片上所有的元件都會造成威脅 [8], [9]。

A. 暫態觸發波形產生器 (Transient-induced Pulse Generator)

如 圖六所示，就是暫態觸發閂鎖效應波形產生器的原型。圖六左側，是雙極性的波形產生器。藉由開關的選擇，即可產生上下振盪的電壓觸發波形。圖六電路中間的部分是一個RC網路，用以調整輸出波形的規格。而圖六右側的示波器，用以校驗輸出波形。其量測頻寬至少需在350MHz以上。整個系統的輸出波形上昇時間約150奈秒(ns)，下降時間則約為5微秒(µs)。 表三所列數值，是更詳細的波形規格。值得注意的是，在5伏特電壓時，電流峰值(Ipeak)已達223毫安培(mA)。

圖七所示，為現有典型的暫態觸發閂鎖效應測試電路接線圖。圖七的右側，是連接到電源腳位的暫態觸發訊號波形產生器，及接至起始狀態設定值的未測試腳位。圖七中間是待測元件的主體。圖七的左側，則是直流電源、安培計和電壓表，用以量測電源訊號的變化。與各別直流電源串接的，是一個逆向的二極體元件，用以保護直流電源免於遭受暫態觸發訊號的衝擊。

B. 電源供應器反應效率 (Power Supply Response, PSR)

在EIA/JESD78半靜態測試標準中，由於觸發訊號的上昇時間為5微秒(µs)到5毫秒(ms)之間，其加入對電源電位所造成的暫態影響很小，所以不需要探討其電源供應器的反應效率。在暫態觸發閂鎖效應測試中，由於暫態訊號的反應時間縮短，使得電源供應器在暫態觸發訊號之後的恢復穩態時間成了很重要的指標。如果電源供應器無法在一定時間內恢復至額定輸出電位，則代表其無法在暫態觸發閂鎖效應測試中提供足夠的電流，以維持閂鎖效應的存在。在暫態觸發閂鎖效應測試中，對510歐姆負載瞬時改變成10歐姆負載的校驗程序，明確定義了500奈秒(ns)的電源電位回復時間，藉以規範電源供應器的選擇標準。如果電源供應器在負載由510歐姆瞬時改變成10歐姆後，無法在500奈秒以內回復到原額定輸出電位的90%以上，則判定這個電源供應器並不適合應用於暫態觸發閂鎖效應測試。

圖八(a)中明確地標示了電源供應器校驗時的接線情形，圖八(b)則規範了電源供應器的反應波形規格。由於導線愈長，則其電感與電阻值愈大、負載愈大。所以根據這個規格，可以進一步決定電源供應器連接至待測元件間導線的最大可容許長度值。

C. 各種不同脈波產生器應用在暫態觸發閂鎖效應測試的研究 (Studies on Varied Trigger Sources)

由於暫態觸發閂鎖效應的測試方法仍然在研究發展中，所以尚無標準化的波形規格。當然目前也沒有任何商用的波形產生器具有公信力可以用作暫態觸發閂鎖效應模擬器。在EIA/JESD78半靜態測試標準中所規範的波形，其上昇時間是微秒(µs)左右的大小。而用做暫態觸發閂鎖效應測試的波形，則多為奈秒(ns)左右的規格。在美國靜電放電協會所發表關於暫態觸發閂鎖效應測試的技術報告中，列舉了數種目前已完成研究中，用以模擬暫態觸發閂鎖效應的波形產生器 [8]。其中包含了(1) 元件層級(component-level)人體放電模式(human body model, HBM)脈波，(2) 元件充電模式(charged-device model, CDM)脈波，(3) IEC-61000-4-2系統層級(system-level)人體放電模式脈波，(4) 傳輸線脈波(transmission line pulsing, TLP)產生系統，及(5) 雙極性觸發波形(bipolar-triggered pulse)。

針對不同應用的產品，施以前述不同的脈波，將得到不同的暫態觸發閂鎖效應測試結果。舉例而言，元件充電模式脈波對EPROM產品的測試，很容易觸發產品進入閂鎖效應。但對其它的產品應用，卻不易觸發產品進入閂鎖效應的狀態。

圖九所示，是將傳輸線脈波產生系統所產生方形脈波，加到待測元件的測試方法示意圖。圖九左側是經過驗證，可用作暫態觸發閂鎖效應測試的快速反應電源供應器。圖九右側，則是快速傳輸線脈波(very fast TLP)產生系統，用以供給暫態觸發閂鎖效應測試所需的暫態觸發波形。圖九中間部分，則是待測元件，以及兩個二極體元件，用以隔離左側快速反應電源供應器及右側快速傳輸線脈波產生系統的輸出訊號，以免兩個系統遭受彼此所產生訊號的損害。

圖十所示，是快速傳輸線脈波產生系統的延伸應用。圖十(a)是相關的電路接線示意圖，其左側是電源供應器及待測元件。圖十(a)右側則是雙輸出脈波傳輸線脈波產生系統(coaxial double pulse circuit)，其輸出波形如圖十(b)所示。雙輸出脈波的第一個脈波是脈波寬度較窄、脈波強度較大的波形，用以觸發導通待測元件中的寄生矽控整流器。第二個脈波則是脈波寬度較寬、脈波強度較小的波形，用以提供矽控整流器維持在閂鎖效應的狀態。藉此，待測元件既不會因為過強的脈波造成損傷，也不會因為太小的脈波強度，使得寄生矽控整流器無法被觸發導通。

圖十一是雙極性觸發波形應用在暫態觸發閂鎖效應測試的接線示意圖及其輸出波形。圖十一(a)的左側是待測元件的直流電壓源，中間是待測元件，右側則是數位取樣示波器(digital sampling oscilloscope, DSO)及電感電容(LC)雙極性觸發波形產生器。圖十一(b)所示即為電感電容雙極性觸發波形產生器的輸出波形。值得注意的是，圖十一(b)所示波形的第一個半波是負向電位的脈波，而非正向電位的脈波。其目的是要先將N型井區的電位拉低至比接地電位還低的電位，以使P型基底中的電子被移入N型井區內。待下一個正向電位的半波出現時，再將N型井區中所存在的電子掃入P型基底中，藉以觸發寄生矽控整流器。這樣的觸發波形，可使待測元件更容易被觸發進入閂鎖效應狀態，也更真實地模擬了產品應用時，實際可能面臨的情形。

近年來，由於產品在製程及元件結構上的變化，及產品應用領域的複雜化，使得暫態觸發閂鎖效應測試的工業標準尚無法合理地訂定出來。綜觀以上所述所有種類的脈波，除了雙極性觸發波形外，皆是單極性的觸發波形。而積體電路產品實際所面臨最糟的情形，卻是雙極性觸發波形的情形。 表四是AMD (Advanced Micro Devices)於1999年所發表的實驗結果。其主要目的是針對單極性觸發波形及雙極性觸發波形應用在三種不同產品的閂鎖效應測試時，比較積體電路產品在二種不同波形的觸發下，所需的波形電壓大小 [10]。由實驗數值可知，相較於單極性觸發波形而言，雙極性觸發波形可以在很低的電壓下就將待測元件中的寄生矽控整流器觸發導通，進入閂鎖效應的狀態。所以，未來研究的方向也應該會以雙極性觸發波形在暫態觸發閂鎖效應測試上的應用為主軸。

五、綜合討論 (Discussion)

早在1980年代，閂鎖效應就已經在不同的製程(CMOS, epi-wafer, LOCOS/STI, BiCMOS, SOI, …等)及不同的產品應用被廣泛地研究。早年的研究偏重於不同製程步驟或元件結構，對不同產品應用的閂鎖效應耐受程度影響 [11]-[13]。另一個研究重點，是關於電路佈局圖形安排，對產品閂鎖效應耐受程度影響的討論分析 [14], [15]。在閂鎖效應測試方法的探討方面，則著重於靜態量測觸發訊號波形變化對測試結果的影響 [16]。

直到1990年前後才發現，雖然產品已經通過EIA/JESD78的半靜態閂鎖效應測試，在產品應用時卻仍然可能面臨閂鎖效應所引發的可靠度問題。於是暫態觸發閂鎖效應的測試才開始被深入地討論 [10], [17]-[24]。由相關的研究數據中，可以清楚地知道暫態觸發訊號所誘發的基體雜訊電流，很容易引發積體電路產品的閂鎖效應。相較於EIA/JESD78的半靜態閂鎖效應測試方法，暫態觸發閂鎖效應測試更切合產品應用時的實際情形，尤其是雙極性觸發的方式。到目前為止，雖然還沒有制訂出相對應的工業測試標準，日本方面的客戶卻已經要求積體電路產品供應商提供暫態觸發閂鎖效應的測試報告。因應工業界的實際需求，相信日後這方面的測試標準將會被制訂出來，且相關研究論文發表將會愈來愈多。

六、結論 (Conlcusion)

在深次微米以及奈米製程中，由於矽控整流器的持有電壓(holding voltage)與電源電壓VDD (1.2伏特)相近，使得互補式金氧半導體積體電路產品的閂鎖效應問題獲得有效的改善。然而，隨著產品應用的複雜度不斷增加，在同一產品上具有不同電位電壓源的情形已經相當普遍。除了低於1.2伏特的電源電壓外，其餘的電壓源電位均高於矽控整流器的持有電壓1伏特以上。一旦矽控整流器被觸發導通，則過低的操作電壓將使電路功能喪失、過大的操作電流仍將使電路元件燒燬。這意味著閂鎖效應仍然繼續地威脅著互補式金氧半導體積體電路產品的可靠度問題。另外，先進製程中的元件尺寸愈來愈小，使得元件承受閂鎖效應所引發的過電流的能力持續降低。再加上晶片上的操作頻率愈來愈快，使得發生在電源線上的暫態觸發閂鎖效應的威脅與日俱增。這些因素使得閂鎖效應在未來的產品應用上仍是一個值得探討的問題。

參考文獻 (Reference)

Ronald R. Troutman, Latchup in CMOS Technology – The Problem and Its Cure, Kluwer Academic Publishers, 1986.
John Y. Chen, CMOS Devices and Technology for VLSI, Prentice-Hall International, 1990.
Neil H. Weste and Kamran Eshraghian, Principle of CMOS VLSI Design – A systems Perspective, 2nd ed., Addison-Wesley, 1993.
EIA/JEDEC, “IC latch-up test,” EIA/JEDEC, Std. EIA/JESD78, Mar. 1997.
Department of Defense, “Static latch-up measurements for digital CMOS microelectronic devices,” US Military, Std. MIL-STD-883E, method 3023, Aug. 19, 1994.
Component Technical Committee, “IC latch-up test,” Automotive Electronics Council (AEC), Std. AEC-Q100-004-REV-C, Oct. 8, 1998.
Working Group 5.4, “Transient-induced latch-up (TLU),” ESD Association, Rome, New York, Tech. Rep. ESD-TR09-00, Jan. 2000.
ESD Association. (2003, June). Standards. ESD Association, NY. [Online]. Available: http://www.esda.org/standards.html
I. Morgan, C. Hatchard, and M. Mahanpour, “Transient latch-up using an improved bi-polar trigger,” in Proc. of EOS/ESD Symp., 1999, pp. 190-202.
L. Deferm, S. Decoutere, C. Claeys, and G. Declerck, “Latch-up in a BiCMOS technology,” in Tech. Digest of IEEE Int. Electron Devices Meeting, 1988, pp. 130-133.
T. Chapuis, H. Constans Erems, and L. H. Rosier, “Latch-up on CMOS/EPI devices,” IEEE Trans. on Nuclear Science, vol. 37, no. 6, pp. 1839-1842, Dec. 1990.
M. Haond, “Lateral isolation in SOI CMOS technology,” in Proc. of IEEE SOS/SOI Tech. Conf., 1990, pp. 117-118.
R. Menozzi, L. Selmi, E. Sangiorgi, G. Crisenza, T. Cavioni, and B. Ricco, “Layout dependence of CMOS latchup,” IEEE Trans. on Electron Devices, vol. 35, no. 11, pp. 1892-1901, Nov. 1988.
W.-Y. Lo, “Extraction on compact layout rules for latchup prevention and the design on power supply ESD clamp circuit in bulk CMOS technology,” NCTU master degree thesis, Hsinchu, Taiwan, 1999.
R. Menozzi, M. Lanzoni, C. Fiegna, E. Sangiorgi, and B. Ricco, “Latch-up testing in CMOS IC's,” IEEE Jour. of Solid-State Circuits, vol. 25, no. 4, pp. 1010-1014, Aug. 1990.
M. Kelly, L. Henry, J. Barth, G. Weiss, M. Chaine, H. Gieser, D. Bonfert, T. Meuse, V. Gross, C. Hatchard, and I. Morgan, “Developing a transient induced latch-up standard for testing integrated circuits,” in Proc. of EOS/ESD Symp., 1999, pp. 178-189.
T. Suzuki, S. Sekino, S. Ito, and H. Monma, “ESD and latch-up characteristics of semiconductor device with thin epitaxial substrate,” in Proc. of EOS/ESD Symp., 1998, pp. 199-207.
Y. Fukuda, K. Kato, and E. Umemura, “ESD and latch up phenomenon on advanced technology LSI,” in Proc. of EOS/ESD Symp., 1996, pp. 76-84.
G. Weiss and D. Young, “Transient-induced latchup testing of CMOS integrated circuits,” in Proc. of EOS/ESD Symp., 1995, pp. 194-198.
M. Mahanpour and I. Morgan, “The correlation between latch-up phenomenon and other failure mechanisms,” in Proc. of EOS/ESD Symp., 1995, pp. 289-294.
R. Lewis and J.Minor, “Simulation of a system level transient-induced latch-up event,” in Proc. of EOS/ESD Symp., 1994, pp. 193-199.
R. Consiglio, “AC and transient latchup characteristics of a twin-well CMOS inverter with load capacitance,” in Proc. of EOS/ESD Symp., 1993, pp. 93-101.
E.J. Chwastek, “A new method for assessing the susceptibility of CMOS integrated circuits to latch-up: the system transient technique,” in Proc. of EOS/ESD Symp., 1989, pp. 149-156.
表一、EIA/JESD78半靜態閂鎖效應測試條件整理 [5]。

表二、EIA/JESD78半靜態閂鎖效應模擬器輸出波形規格 [5]。

表三、暫態觸發閂鎖效應模擬器輸出波形規格 [8]。

表四、將雙極性觸發波形與單極性觸發波形，應用在不同產品的暫態觸發閂鎖效應測試，所得到的量測結果比較 [10]。

圖一、互補式金氧半導體電晶體(CMOS)反向器(inverter)的寄生矽控整流器(SCR)元件結構剖面圖。

(a)

(b)
圖二、積體電路產品遭受閂鎖效應破壞的實際例子。(a) 掃描式電子顯微鏡下的照片，(b) 相對應位置的佈局圖形。

圖三、EIA/JESD78半靜態閂鎖效應的測試流程 [5]。

圖四、EIA/JESD78半靜態閂鎖效應中電流觸發測試的電路接線圖 [5]。

圖五、EIA/JESD78半靜態閂鎖效應中過電源電壓觸發測試的電路接線圖 [5]。

圖六、暫態觸發閂鎖效應波形產生器的原型 [8]。

圖七、典型的暫態觸發閂鎖效應測試電路接線圖 [8]。

(a)

(b)
圖八、電源供應器的反應效率。(a) 電源供應器校驗反應效率時的接線情形，(b) 電源供應器反應波形的規格規範 [8]。

圖九、將傳輸線脈波產生系統所產生方形脈波，加到待測元件的暫態觸發閂鎖效應測試方法示意圖 [8]。

(a)

(b)
圖十、快速傳輸線脈波產生系統在暫態觸發閂鎖效應測試的延伸應用。(a) 測試電路接線示意圖，及(b) 此測試電路的輸出波形 [8]。

(a)

(b)
圖十一、雙極性觸發波形與單極性觸發波形應用在暫態觸發閂鎖效應測試的測試。(a) 測試電路接線示意圖，及(b) 測試電路輸出波形 [8]。