本研究群在近年之研究成果，分為四個部份敘述如下：

(1) 電源電路之全晶片靜電放電防護設計

在先進系統單晶片 (SoC) 與異質整合架構中，電源電路往往同時涵蓋多電壓域、混合電壓介面與待機低漏電操作模式，使電源軌 (power rail) 成為最容易承受靜電放電應力的關鍵節點之一。相較於訊號端ESD防護，電源電路的ESD設計需同時兼顧高耐壓、快速觸發、低漏電與面積效率，設計挑戰亦為嚴苛。本研究群針對分離式電源域 (separated power domain)、負電壓與混合電壓介面，以及高電壓容忍之電源軌應用，提出多項創新ESD防護元件與電路架構，包括緊湊型ESD元件、3×VDD容忍之電源軌ESD clamp，以及全NMOS架構之低漏電防護設計，系統性建立適用於先進電源管理與SoC應用的ESD設計準則，顯著提升晶片在可靠度與功耗控制上的整體表現。

在靜電放電防護領域，重要的國際研討會包含IEEE International Reliability Physics Symposium、EOS/ESD Symposium等，這些研討會歸屬於IEEE電子元件學會 (Electron Device Society)，主要的期刊論文也會發表在IEEE Transactions on Electron Devices等電子元件相關期刊，但其內容仍屬於積體電路與系統設計領域。關於本研究群於電源電路之全晶片靜電放電防護設計領域所發表的重要論文，如下所列：

[1]_C.-Y. Liang, H.-H. Wang, and Chun-Yu Lin, “Compact ESD protection device for separated power domain application,” IEEE Trans. Electron Devices, vol. 72, no. 11, pp. 5830-5837, Nov. 2025, doi: 10.1109/TED.2025.3608741

[2]_H.-E. Cheng, C.-L. Wu, and Chun-Yu Lin, “3xVDD-tolerant power-rail ESD clamp circuit for negative mixed-voltage interfaces,” Solid-State Electronics, vol. 229, Nov. 2025, doi: 10.1016/J.SSE.2025.109185

[3]_C.-Y. Hsieh and Chun-Yu Lin, “All-NMOS power-rail ESD clamp circuit with compact area and low leakage,” IEEE Trans. Electron Devices, vol. 71, no. 9, pp. 5205-5211, Sep. 2024, doi: 10.1109/TED.2024.3434776

(2) 高速傳輸介面及其靜電放電防護設計

隨著高速數位電路與高頻通訊介面 (如SerDes與寬頻I/O) 的快速發展，先進CMOS製程在提升運作速度與整合密度的同時，也使閘極氧化層極薄化、接面深度縮小，導致元件對靜電放電的耐受度顯著降低。特別是在支援隨插即用與熱插拔應用的系統中，ESD事件更容易於實際操作時觸發，對高速訊號完整性與晶片可靠度造成嚴重威脅。本研究群長期聚焦於「低寄生電容 (low-C)」與「寬頻相容」之ESD防護架構，提出多項適用於高速數位與類比混合電路的創新設計，並涵蓋電源觸發式SCR、π-SCR與寬頻專用ESD防護元件，且逐步建立可供高速電路設計者選用的ESD元件庫，為先進高速晶片在效能與可靠度間提供關鍵設計基礎。

關於本研究群於高速傳輸介面及其靜電放電防護設計領域所發表的重要論文與專利，如下所列：

[1]_Chun-Yu Lin, “Review of low-C ESD protection designs for high-speed and high-frequency applications,” IEEE Trans. Electron Devices, vol. 72, no. 12, pp. 6411-6422, Dec. 2025, doi: 10.1109/TED.2025.3625953

[2]_C.-R. Chang and Chun-Yu Lin, “Power-line-triggered ESD protection SCR for 0–20 GHz applications in CMOS technology,” IEEE Trans. Electron Devices, vol. 70, no. 12, pp. 6103-6109, Dec. 2023, doi: 10.1109/TED.2023.3320985

[3]_Chun-Yu Lin and Y.-H. Lai, “ESD protection circuit and integrated circuit for broadband circuit,” US Patent 10,833,064, Nov. 10, 2020.

[4]_Chun-Yu Lin and Y.-H. Lai, “π-SCR device for broadband ESD protection in low-voltage CMOS technology,” IEEE Trans. Electron Devices, vol. 66, no. 9, pp. 4107-4110, Sep. 2019, doi: 10.1109/TED.2019.2926813

(3) 射頻與毫米波積體電路及其靜電放電防護設計

隨著無線通訊系統朝向多頻段、寬頻化與毫米波 (mmWave) 應用發展，CMOS射頻收發機前端電路 (如LNA、PA與RF I/O) 在效能與可靠度上的設計挑戰日益嚴峻。其中， ESD被視為影響射頻積體電路可靠度的關鍵失效機制之一。然而，由於ESD防護電路必須直接佈署於射頻輸入與輸出接點，其所引入的寄生電容與非理想阻抗效應，往往會造成增益衰減、頻寬縮小與阻抗匹配惡化，對射頻效能產生顯著負面影響。本研究群長期聚焦於「低負載、高頻相容」之射頻ESD防護技術，提出多項創新電路架構，包括電源箝位觸發式SCR、RC-二極體防護設計，以及適用於多頻段與毫米波應用的緊湊型ESD元件，有效兼顧射頻性能與ESD防護能力，為先進射頻晶片提供具實用價值的設計解決方案。

關於本研究群於射頻與毫米波積體電路及其靜電放電防護設計領域所發表的重要論文與專利，如下所列：

[1]_H.-E. Cheng and Chun-Yu Lin, “Power-clamp-triggered SCR for broadband RF ESD protection,” IEEE Trans. Electron Devices, vol. 72, no. 12, pp. 6460-6465, Dec. 2025, doi: 10.1109/TED.2025.3617031

[2]_Chun-Yu Lin and Y.-Q. Fu, “RC-diode ESD protection design for high-frequency applications,” Solid-State Electronics, vol. 188, Feb. 2022, doi: 10.1016/J.SSE.2021.108222

[3]_Chun-Yu Lin, Y.-Q. Fu, and J.-Y. Wang, “Compact ESD protection cell for multi-band millimeter-wave applications,” IEEE Microwave and Wireless Components Letters, vol. 30, no. 1, pp. 58-61, Jan. 2020, doi: 10.1109/LMWC.2019.2957204

[4]_Chun-Yu Lin, G.-L. Huang, and M.-T. Lin, “Compact ESD protection design for CMOS low-noise amplifier,” IEEE Trans. Electron Devices, vol. 67, no. 1, pp. 33-39, Jan. 2020 , doi: 10.1109/TED.2019.2954739

[5]_Chun-Yu Lin and C.-Y. Chen, “ESD protection circuit and integrated circuit,” US Patent 10,305,276, May 28, 2019.

(4) 前瞻奈米製程與FinFET元件之靜電放電防護設計

隨著CMOS製程節點持續微縮並邁入FinFET與更先進之電晶體結構，元件尺寸縮小與結構變化使崩潰電壓顯著降低，晶片對ESD的敏感度大幅提升。即使整合既有ESD防護元件，瞬間高電流與局部熱效應仍可能導致電晶體與金屬互連線的不可逆損傷，對先進製程積體電路的可靠度形成嚴峻挑戰。本研究群針對FinFET製程中之ESD失效機制與元件特性，成功設計並驗證具高ESD耐受度且相容高速操作的矽控整流器 (SCR) 防護元件。進一步考量先進製程高昂的製造成本與金屬互連線的可靠度限制，本研究亦系統性探討ESD事件引發之電遷移效應，並延伸至元件、電路與金屬連接線的整合設計，為先進製程晶片提供兼顧效能、可靠度與製程相容性的ESD防護設計基礎。

關於本研究群於前瞻奈米製程與FinFET元件之靜電放電防護設計領域所發表的重要論文與專利，如下所列：

[1]_Y.-S. Hou and Chun-Yu Lin, “Characterization of ESD-induced electromigration on CMOS metallization in on-chip ESD protection circuit,” Japanese Journal of Applied Physics, vol. 63, no. 2, Feb. 2024, doi: 10.35848/1347-4065/ad1776

[2]_Chun-Yu Lin, C.-C. Chen, and W.-T. Wang, “Semiconductor structure and electrostatic discharge protection circuit,” US Patent 11,355,490, Jun. 7, 2022.

[3]_R.-K. Chang, Chun-Yu Lin, and M.-D. Ker, “Design of Fin-diode-triggered rotated silicon-controlled rectifier for high-speed digital application in 16-nm FinFET process,” IEEE Trans. Electron Devices, vol. 67, no. 7, pp.2725-2731, Jul. 2020 , doi: 10.1109/TED.2020.2995145

[4]_T.-C. Tzeng, J.-T. Chen, Chun-Yu Lin, and M.-D. Ker, “Device and operation method for electrostatic discharge protection,” US Patent 10,476,263, Nov. 12, 2019.

更詳細之研究成果，請參閱本研究群之著作。